參數(shù)資料
型號(hào): IDT70V9099L12PF
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi): DRAM
英文描述: Small Signal Diode
中文描述: 128K X 8 DUAL-PORT SRAM, 25 ns, PQFP100
封裝: TQFP-100
文件頁(yè)數(shù): 11/17頁(yè)
文件大?。?/td> 300K
代理商: IDT70V9099L12PF
6.42
IDT70V9199/099L
High-Speed 3.3V 128K x9/x8 Dual-Port Synchronous Pipelined Static RAM Industrial and Commercial Temperature Ranges
Timing Waveform of Pipelined Read-to-Write-to-Read (
OE
= V
IL
)
(3)
11
Timing Waveform of Pipelined Read-to-Write-to-Read (
OE
Controlled)
(3)
t
CYC2
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
3.
CE
0
and
ADS
= V
IL
; CE
1
,
CNTEN
, and
CNTRST
= V
IH
. "NOP" is "No Operation".
4. Addresses do not have to be accessed sequentially since ADS = V
IL
constantly loads the address on the rising edge of the CLK; numbers are for
reference use only.
5. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.
R/
W
ADDRESS
An
An +1
An + 2
An + 2
An + 3
An + 4
DATA
IN
Dn + 2
(1)
CE
0
CLK
4859 drw 10
Qn
Qn + 3
DATA
OUT
CE
1
t
CD2
t
CKHZ
t
CKLZ
t
CD2
t
SC
t
HC
t
SW
t
HW
t
SA
t
HA
t
CH2
t
CL2
t
CYC2
READ
NOP
READ
t
SD
t
HD
(4)
(2)
(1)
t
SW
t
HW
WRITE
(5)
R/
W
ADDRESS
An
An +1
An + 2
t
SD
t
HD
An + 3
An + 4
An + 5
DATA
IN
Dn + 3
Dn + 2
CE
0
CLK
4859 drw 11
DATA
OUT
Qn
t
OHZ
(1)
Qn + 4
CE
1
OE
t
CH2
t
CL2
t
CKLZ
(1)
t
CD2
t
CD2
READ
WRITE
READ
t
SC
t
HC
t
SW
t
HW
t
SA
t
HA
(4)
(2)
t
SW
t
HW
相關(guān)PDF資料
PDF描述
IDT70V9099L6PF HIGH-SPEED 3.3V 128K x9/x8 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
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IDT70V9099L9PF HIGH-SPEED 3.3V 128K x9/x8 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
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