參數(shù)資料
型號: IDT71V321S25TF
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: DRAM
英文描述: HIGH-SPEED 3.3V 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPT
中文描述: 2K X 8 DUAL-PORT SRAM, 25 ns, PQFP64
封裝: STQFP-64
文件頁數(shù): 5/14頁
文件大?。?/td> 129K
代理商: IDT71V321S25TF
6.42
IDT71V321/71V421S/L
High Speed 3.3V 2K x 8 Dual-Port Static RAM with Interrupts Industrial and Commercial Temperature Ranges
5
#85
V
CC
CE
3.0V
3.0V
DATA RETENTION MODE
t
CDR
t
R
V
IH
V
IH
V
DR
V
DR
2.0V
3026 drw 04
,
$
590
30pF
435
DATA
OUT
BUSY
INT
590
435
5pF
DATA
OUT
3026 drw 05
3.3V
3.3V
Figure 1. AC Output Test Load
Figure 2. Output Test Load
(for t
HZ
, t
LZ
, t
WZ
, and t
OW
)
*Including scope and jig.
Input Pulse Levels
Input Rise/Fall Times
Input Timng Reference Levels
Output Reference Levels
Output Load
GND to 3.0V
5ns
1.5V
1.5V
Figures 1 and 2
3026 tbl 08
34%54
%"""")*#
!
71V321X25
71V421X25
Com'l
& Ind
71V321X35
71V421X35
Com'l Only
71V321X55
71V421X55
Com'l Only
Unit
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
READ CYCLE
t
RC
Read Cycle Time
25
____
35
____
55
____
ns
t
AA
Address Access Time
____
25
____
35
____
55
ns
t
ACE
Chip Enable Access Time
____
25
____
35
____
55
ns
t
AOE
Output Enable Access Time
____
12
____
20
____
25
ns
t
OH
Output Hold fromAddress Change
3
____
3
____
3
____
ns
t
LZ
Output Low-Z Time
(1,2)
0
____
0
____
0
____
ns
t
HZ
Output High-Z Time
(1,2)
____
12
____
15
____
30
ns
t
PU
Chip Enable to Power Up Time
(2)
0
____
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2)
____
50
____
50
____
50
ns
3026 tbl 09
NOTES:
1. Transition is measured 0mV fromLow or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. 'X' in part numbers indicates power rating (S or L).
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PDF描述
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