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參數(shù)資料
| 型號： | IDT72261L15PFB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SUPERSYNC FIFOO 16,384 x 9, 32,768 x 9 |
| 中文描述： | 16K X 9 OTHER FIFO, PQFP64 |
| 封裝： | TQFP-64 |
| 文件頁數(shù)： | 29/30頁 |
| 文件大?。?/td> | 388K |
| 代理商： | IDT72261L15PFB |
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29
IDT72261/72271 SyncFIFO
16,384 x 9, 32,768 x 9
MILITARY AND COMMERCIAL TEMPERATURE RANGES
NOTE:
1. Use an AND gate in IDT Standard mode, an OR gate in FWFT mode.
2. Do not connect any output control signals directly together.
Figure 22. Block Diagram of 16,384x18/32,768x18 72261/71 Width Expansion
DEPTH EXPANSION CONFIGURATION
The IDT72261/72271 can easily be adapted to applications
requiring more than 16,384/32,768 words of buffering. In
FWFT mode, the FIFOs can be arranged in series (the data
outputs of one FIFO connected to the data inputs of the next)–
no external logic necessary. The resulting configuration
provides a total depth equivalent to the sum of the depths
associated with each single FIFO. Figure 23 shows a depth
expansion using two IDT72261/72271s.
Care should be taken to select FWFT mode during Master
Reset for all FIFOs in the depth expansion configuration. The
first word written to an empty configuration will pass from one
FIFO to the next ("ripple down") until it finally appears at the
outputs of the last FIFO in the chain–no read operation is
necessary. Each time the data word appears at the outputs
of one FIFO, that device's
OR
line goes LOW, enabling a write
to the next FIFO in line.
The
OR
assertion time is variable and is described with the
help of the t
FWL2
parameter, which includes including delay
caused by clock skew:
t
FWL2
max.= 10*T
f
+ 3*T
RCLK
Figure 23. Block Diagram of 32,768x9/65,536x9 Synchronous FIFO Memory
With Programmable Flags used in Depth Expansion Configuration
DATA IN (Dn)
WRITE CLOCK (WCLK)
18
9
9
MASTER RESET (
MRS
)
READ CLOCK (RCLK)
DATA OUT (Qn)
9
18
WRITE ENABLE (
WEN
)
FULL FLAG/INPUT READY (
FF
/
IR
)
PROGRAMMABLE (
PAF
)
PROGRAMMABLE (
PAE
)
EMPTY FLAG/OUTPUT READY (
EF
/
OR
) #2
OUTPUT ENABLE (
OE
)
READ ENABLE (
REN
)
9
LOAD (
LD
)
IDT
72261/
72271/
EMPTY FLAG/OUTPUT READY (
EF
/
OR
) #1
PARTIAL RESET (
PRS
)
IDT
72261/
72271/
3097 drw 25
FULL FLAG/INPUT READY (
FF
/
IR
) #2
HALF FULL FLAG (
HF
)
FREQUENCY SELECT (FS)
FIRST WORD FALL THROUGH/
SERIAL INPUT (FWFT/SI)
RETRANSMIT (
RT
)
#1
#1
#2
GATE
(1)
GATE
(1)
3036 drw 25
Dn
INPUT READY
WRITE ENABLE
WRITE CLOCK
WEN
WCLK
IR
DATA BUS
RCLK
READ CLOCK
RCLK
REN
OE
OUTPUT ENABLE
OUTPUT READY
Qn
Dn
IR
GND
WEN
WCLK
OR
REN
OE
Qn
READ ENABLE
OR
DATA OUT
72261/
72271
FS
72261/
72271
FS
TRANSFER CLOCK
3036 drw 26
9
9
9
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PDF描述 |
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