參數(shù)資料
型號(hào): IDT72261LA15TF8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 16/27頁
文件大?。?/td> 0K
描述: IC FIFO 8192X18 LP 15NS 64QFP
標(biāo)準(zhǔn)包裝: 1,250
系列: 7200
功能: 同步
存儲(chǔ)容量: 144K(8K x 18)
數(shù)據(jù)速率: 67MHz
訪問時(shí)間: 15ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-TQFP(10x10)
包裝: 帶卷 (TR)
其它名稱: 72261LA15TF8
23
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72261LA/72271LA SuperSync FIFO
16,384 x 9 and 32,768 x 9
NOTES:
1. n = PAE offset.
2. For IDT Standard mode
3. For FWFT mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that PAE will go HIGH (after one RCLK cycle plus tPAE). If the time between
the rising edge of WCLK and the rising edge of RCLK is less than tSKEW2, then the PAE deassertion may be delayed one extra RCLK cycle.
5. PAE is asserted and updated on the rising edge of WCLK only.
Figure 18. Half-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
t ENH
t CLKH
tCLKL
WEN
PAE
RCLK
t ENS
tPAE
tSKEW2
tPAE
12
(4)
REN
4671 drw 20
t ENS
t ENH
n+1 words in FIFO (2),
n+2 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
n words in FIFO (2),
n+1 words in FIFO (3)
WCLK
tENS
tENH
WEN
HF
tENS
RCLK
REN
4671 drw 21
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
D/2 + 1 words in FIFO
(1),
[
+ 2
] words in FIFO(2)
D-1
2
D/2 words in FIFO(1),
[
+ 1
] words in FIFO(2)
D-1
2
tCLKH
tCLKL
tHF
Figure 17. Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1. For IDT Standard mode: D = maximum FIFO depth. D = 16,384 for the IDT72261LA and 32,768 for the IDT72271LA.
2. For FWFT mode: D = maximum FIFO depth. D = 16,385 for the IDT72261LA and 32,769 for the IDT72271LA.
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PDF描述
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參數(shù)描述
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