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參數(shù)資料
| 型號： | IDT723623L15PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 9/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 1KX9 15NS 128QFP |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 9K（1K x 9） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時(shí)間： | 15ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 723623L15PF8 |
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17
COMMERCIALTEMPERATURERANGE
IDT723623/723633/723643 BUS-MATCHING SyncFIFO
256 x 36, 512 x 36, 1,024 x 36
Figure 6. Serial Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset (IDT Standard and FWFT Modes)
NOTE:
1.
CSA = LOW, W/RA = HIGH, MBA = LOW. It is not necessary to program offset register on consecutive clock cycles.
Figure 5. Parallel Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset. (IDT Standard and FWFT Modes)
NOTES:
1. It is not necessary to program offset register bits on consecutive clock cycles. FIFO write attempts are ignored until
FF/IR is set HIGH.
2. Programmable offsets are written serially to the SD input in the order
AF offset (Y) and AE offset (X).
CLKA
FF/IR
tSENS
tSENH
FS0/SD(2)
tSPH
tSENS
tSENH
tFSS
tWFF
FS1/SEN
AE Offset
(X) LSB
tSDS
tSDH
tSDS
tSDH
AF Offset
(Y) MSB
RS1
4
tFSS
tFSH
SPM
3269 drw07
3269 drw06
CLKA
RS1
FF/IR
A0-A35
FS1,FS0
ENA
tFSH
tWFF
tENH
tENS2
tDS
tDH
4
0,0
AF Offset
(Y)
AE Offset
(X)
First Word to FIFO
tFSH
tFSS
SPM
tFSS
1
2
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PDF描述 |
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參數(shù)描述 |
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