IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO
參數(shù)資料
型號： IDT72T18125L4-4BB
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 35/55頁
文件大小： 0K
描述： IC FIFO 524X18 2.5V 4NS 240BGA
標準包裝： 1
系列： 72T
功能： 異步，同步
存儲容量： 9M（512K x 18）
數(shù)據(jù)速率： 10MHz
訪問時間： 3.4ns
電源電壓： 2.375 V ~ 2.625 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 240-BGA
供應商設備封裝： 240-PBGA（19x19）
包裝： 托盤
其它名稱： 72T18125L4-4BB
40
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO 2Kx18/4Kx9, 4Kx18/
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
FEBRUARY 10, 2009
Figure
16.
Read
Cycle
and
Read
Chip
Select
Timing
(First
Word
Fall
Through
Mode)
WCLK
12
WEN
D0
-
Dn
RCLK
REN
Q0
-
Qn
PAF
HF
PAE
IR
OR
W
1
W
2
W
3
W
m+2
W
[m+3]
tRCSHZ
tSKEW1
tENH
tDS
tDH
tA
tPAFS
tWFF
tENS
RCS
tSKEW2
W
D
5909
drw20
tPAES
W
[D-n]
W
[D-n-1]
tA
W
[D-1]
W
D
tA
W
[D-n+1]
W
[m+4]
W
[D-n+2]
(1)
(2)
tENS
1
tENS
tRCSLZ
tENS
tHF
tREF
D-1
+
1
]
[
W
2
D-1
+
2
]
[
W
2
tENH
NOTES:
1.
t
SKEW1
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
IR
will
go
LOW
after
one
WCLK
cycle
plus
t
WFF
.
If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
t
SKEW1
,then
the
IR
assertion
may
be
delayed
one
extra
WCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
PAF
will
go
HIGH
after
one
WCLK
cycle
plus
t
PAFS
.
If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
t
SKEW2
,then
the
PAF
deassertion
may
be
delayed
one
extra
WCLK
cycle.
3.
LD
=
HIGH.
4
.
n=
PAE
Offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5
.
Ifx18
input
or
x18
output
bus
width
is
selected,
D=2,049
for
IDT72T1845,
4,097
for
IDT72T1855,
8,193
for
IDT72T1865,
16,385
for
IDT72T1875,
32,769
for
IDT72T1885,
65,537
for
IDT72T1895,
131,073
for
IDT72T18105,
262,145
for
IDT72T18115,
524,288
for
IDT72T18125.
Ifboth
x9
input
and
x9
output
bus
widths
are
selected,
D=4,097
for
IDT72T1845,
8,193
for
IDT72T1855,
16,385
for
IDT72T1865,
32
,769
for
IDT72T1875,
65,537
for
IDT72T1885,
131,073
for
IDT72T1895,
262,144
for
IDT72T18105,
524,288
for
IDT72T18115,
1,048,576
for
IDT72T18125.
6.
OE
=
LOW.
相關PDF資料
PDF描述
IDT72T36125L5BBI IC FIFO 524X18 5NS 240BGA
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IDT72V06L15J IC ASYNCH 8192X18 15NS 32PLCC
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參數(shù)描述
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