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參數(shù)資料
| 型號： | IDT72T51253L6BBI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits |
| 中文描述： | 128K X 18 OTHER FIFO, 3.7 ns, PBGA256 |
| 封裝： | 17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-256 |
| 文件頁數(shù)： | 41/55頁 |
| 文件大?。?/td> | 544K |
| 代理商： | IDT72T51253L6BBI |
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41
IDT72T51233/72T51243/72T51253 2.5V, MULTI-QUEUE FLOW-CONTROL DEVICES
(4 QUEUES) 18 BIT WIDE CONFIGURATION 589,824, 1,179,648 and 2,359,296 bits
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
WCLK
t
AFLZ
6115 drw23
t
ENS
t
AH
t
AS
t
QH
t
QS
t
DH
t
DS
W
D-m
t
WAF
t
WAF
t
ENH
D
1
Q
0
t
FFHZ
1
2
D
1
Q
2
*D*
*F*
*H*
*E*
WADEN
t
QH
t
QS
t
AH
t
AS
WRADD
D
1
Q
2
PAF
(Device 1)
WEN
Din
HIGH-Z
PAF
(Device 2)
*B*
*A*
*C*
*G*
Addr=00100
Addr=00110
Figure 19. Almost Full Flag Timing and Queue Switch
Figure 20. Almost Full Flag Timing
WCLK
WEN
PAF
RCLK
t
WAF
REN
6115 drw24
D - (m+1) words in Queue
D - m words in Queue
1
2
1
D-(m+1) words
in Queue
t
WAF
t
ENH
t
ENS
t
SKEW2
t
ENH
t
ENS
t
CLKL
t
CLKL
Cycle:
*A*
Queue 2 of Device 1 is selected on the write port. A queue within Device 2 had previously been selected. The
PAF
output of device 1 is High-Impedance.
*B*
No write occurs.
*C*
No write occurs.
*D*
Word, Wd-mis written into Q2 causing the
PAF
flag to go fromLOW to HIGH. The flag latency is 3 WCLK cycles + t
WAF
.
*E*
Queue 0 in device 1 is now selected for write operations. This queue is not almost full, therefore the
PAF
flag will update after a 3 WCLK + t
WAF
latency.
*F*
The
PAF
flag goes LOW based on the write 2 cycles earlier.
*G*
No write occurs.
*H*
The
PAF
flag goes HIGH due to the queue switch to Q0.
NOTE:
1. The waveformhere shows the
PAF
flag operation when no queue switches are occurring and a queue selected on both the write and read ports is being written to then read
fromat the almost full boundary.
Flag Latencies:
Assertion: 2*WCLK + t
WAF
De-assertion: t
SKEW2
+ WCLK + t
WAF
If t
SKEW2
is violated there will be one extra WCLK cycle.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT72T51253L5BBI | 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits |
| IDT72T51253L6BB | 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits |
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參數(shù)描述 |
|---|---|
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