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參數(shù)資料
| 型號： | IDT72V3613L15PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 11/25頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO CLOCK 64X36 15NS 120TQFP |
| 標準包裝： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 2.3K（64 x 36） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP |
| 供應商設備封裝： | 120-TQFP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V3613L15PF8 |
19
IDT72V3613 3.3V, CMOS CLOCKED FIFO WITH
BUS-MATCHING AND BYTE SWAPPING 64 x 36
COMMERCIALTEMPERATURERANGE
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for EF to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW1, then the transition of EF HIGH may occur one CLKB cycle later than shown.
2. Port B size of long word is selected for the FIFO read by SIZ1 = LOW, SIZ0 = LOW. If port-B size is word or byte, EF is set LOW by the last word or byte read from the FIFO,
respectively.
Figure 10. EF
EF
EF Flag Timing and First Data Read when the FIFO is Empty
CSA
W
RA
MBA
FF
A0 - A35
CLKB
EF
CSB
W/
RB
SIZ1,
SIZ0
ENA
ENB
B0 -B35
CLKA
12
4661 drw 10
tCLKH
tCLKL
tCLK
tENS
tENH
tDS
tDH
tSKEW1
tCLKL
tREF
tENS
tENH
tA
W1
FIFO Empty
LOW
HIGH
LOW
tCLKH
tCLK
W1
HIGH
(1)
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PDF描述 |
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參數(shù)描述 |
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