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參數(shù)資料
| 型號： | IDT82V2108BBG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 255/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA |
| 供應(yīng)商設(shè)備封裝： | 144-PBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108BBG |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
55
March 5, 2009
3.12
PRBS GENERATOR / DETECTOR (PRGD)
The PRBS Generator/Detector is shared by eight framers. It can be
assigned to any of the 8 framers at one time. The PRGD, together with
the Receive / Transmit Payload Control blocks, is used to test the data
stream.
3.12.1
E1 MODE
The PRBS Generator/Detector is a global control block. Any one of
the eight framers can be linked to the pattern generator or detector by
the PRGDSEL[2:0] (b7~5, E1-00CH). The pattern can be inserted in
either the transmit or receive direction, and detected in the opposite
direction. The direction is determined by the RXPATGEN (b2, E1-00CH).
The pattern can be generated and detected in unframed or framed
mode. The selection is made by the UNF_GEN (b1, E1-00CH) and
UNF_DET (b0, E1-00CH) respectively. In unframed mode, all 32 time
slots are replaced or extracted and the specification in the TEST (b7,
E1-RPLC-indirect registers - 20~3FH or b3, E1-TPLC-indirect registers -
20~3FH) in Receive / Transmit Payload Control blocks is ignored. In
framed mode, the time slot is specified by the TEST (b7, E1-RPLC-indi-
rect registers - 20~3FH or b3, E1-TPLC-indirect registers - 20~3FH).
3.12.1.1
Pattern Generator
The repetitive or pseudo-random pattern chosen by the PS (b4, E1-
070H) is located in the PI[31:0] (b7~0, E1-078H & b7~0, E1-079H &
b7~0, E1-07AH & b7~0, E1-07BH). However, the length of the valid data
in the PI[31:0] is determined by the PL[4:0] (b4~0, E1-072H). If the
repetitive pattern is chosen, the valid PI[X:0] (‘X’ is equal to one number
of the 31 to 1) reflect its content directly. If the pseudo-random pattern is
chosen, the valid PI[X:0] are its initial value and the feedback tap posi-
tion (refer to Figure 36) is determined by the PT[4:0] (b4~0, E1-073H). A
single bit error will be inserted by setting the EVENT (b3, E1-074H) to
‘1’, or continuous bit errors will be inserted at a bit error rate determined
by the EIR[2:0] (b2~0, E1-074H). Before replacing the data in the
assigned direction, the pattern can be inverted by setting the TINV (b3,
E1-070H).
Figure 36. PRBS Pattern Generator
3.12.1.2
Pattern Detector
The extracted data from the assigned direction is compared with a
repetitive or pseudo-random pattern, as chosen by the PS (b4, E1-
070H). Before being compared, the data can be inverted by setting the
RINV (b2, E1-070H). The extracted data is then compared with a 48-bit
fixed window loaded with the pattern. This process goes on until the
data coincides with the pattern. When they are synchronized, it is indi-
cated by the SYNCV (b4, E1-071H). Bit errors in the synchronized data
stream are indicated in the BEI (b2, E1-071H). When there are more
than 10-bit errors in the fixed 48-bit window, the extracted data is out of
synchronization. Automatic search for the re-synch will be done with the
AUTOSYNC (b1, E1-070H) configured, or manual search will be done
when there is a transition from low to high on the MANSYNC (b0, E1-
070H). A manual search is recommended to execute to ensure the
PRGD operates correctly when there is any setting change of the PRGD
registers or the detector data source changes.
Selected by the PDR[1:0] (b7~6, E1-070H), the PD[31:0] (b7~0,
E1-07CH & b7~0, E1-07DH & b7~0, E1-07EH & b7~0, E1-07FH) can
contain the received pattern, the total error count or the total number of
received bits. They update when the defined intervals are initiated. The
intervals equal 1 second when the AUTOUPDATE (b0, E1-000H) is set
in the corresponding framer. They can also be updated by writing to any
of the PD[31:0] (b7~0, E1-07CH & b7~0, E1-07DH & b7~0, E1-07EH &
b7~0, E1-07FH), or to the E1 Chip ID / Global PMON Update register
(E1-009H). The update will be indicated by the XFERI (b1, E1-071H). If
they are not read in the defined intervals, the PD[31:0] (b7~0, E1-07CH
& b7~0, E1-07DH & b7~0, E1-07EH & b7~0, E1-07FH) will be overwrit-
ten with new data. The overwritten condition is indicated by the OVR
(b0, E1-071H).
D
Q
SET
CLR
D
Q
SET
CLR
D
Q
SET
CLR
D
Q
SET
CLR
TAP[0]
TAP[31]
TAP[1]
TAP[2]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82V2604BBG | IC INVERSE MUX 4CH ATM 208-BGA |
| IDT82V2608BBG | IC INVERSE MUX 8CH ATM 208-BGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT82V2108PX | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2108PX8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2108PXG | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2108PXG8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2604 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:INVERSE MULTIPLEXING FOR ATM IDT82V2604 |
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