參數(shù)資料
型號(hào)： IDT82V3255TF
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： 通信及網(wǎng)絡(luò)
英文描述： WAN PLL
中文描述： SPECIALTY TELECOM CIRCUIT, PQFP64
封裝： TQFP-64
文件頁(yè)數(shù)： 51/127頁(yè)
文件大小： 868K
代理商： IDT82V3255TF
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IDT82V3255
WAN PLL
Programming Information
51
June 19, 2006
6.2
REGISTER DESCRIPTION
6.2.1
GLOBAL CONTROL REGISTERS
ID[7:0] - Device ID 1
ID[15:8] - Device ID 2
73
OUT2_INV_CNFG - Output Clock 2
Invert Configuration
FR_MFR_SYNC_CNFG - Frame Sync
& Multiframe Sync Output Configura-
tion
-
-
-
-
-
OUT2_INV
-
-
P 105
74
IN_2K_4K_
8K_INV
8K_EN
2K_EN
2K_8K_PU
L_POSITI
ON
8K_INV
8K_PUL
2K_INV
2K_PUL
P 106
PBO & Phase Offset Control Registers
78
PHASE_MON_PBO_CNFG - Phase
Transient Monitor & PBO Configura-
tion
PHASE_OFFSET[7:0]_CNFG - Phase
Offset Configuration 1
PHASE_OFFSET[9:8]_CNFG - Phase
Offset Configuration 2
IN_NOISE
_WINDOW
-
PH_MON_
EN
PH_MON_
PBO_EN
PH_TR_MON_LIMT[3:0]
P 107
7A
PH_OFFSET[7:0]
P 107
7B
PH_OFFS
ET_EN
-
-
-
-
-
PH_OFFSET[9:8]
P 108
Synchronization Configuration Registers
SYNC_BY
PASS
7C
SYNC_MONITOR_CNFG - Sync Mon-
itor Configuration
SYNC_PHASE_CNFG - Sync Phase
Configuration
SYNC_MON_LIMT[2:0]
-
-
-
-
P 109
7D
-
-
SYNC_PH3[1:0]
SYNC_PH2[1:0]
SYNC_PH1[1:0]
P 110
Table 34: Register List and Map (Continued)
Address
(Hex)
Register Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reference
Page
Address: 00H
Type: Read
Default Value: 10001000
Bit
Name
Description
7 - 0
ID[7:0]
Refer to the description of the ID[15:8] bits (b7~0, 01H).
Address: 01H
Type: Read
Default Value: 00010001
Bit
Name
Description
7 - 0
ID[15:8]
The value in the ID[15:0] bits are pre-set, representing the identification number for the IDT82V3255.
7
6
5
4
3
2
1
0
ID7
ID6
ID5
ID4
ID3
ID2
ID1
ID0
7
6
5
4
3
2
1
0
ID15
ID14
ID13
ID12
ID11
ID10
ID9
ID8
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PDF描述
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