參數(shù)資料
型號(hào)： IDTCV142PAG8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 7/20頁(yè)
文件大小： 0K
描述： IC FLEXPC CLK PROGR P4 56-TSSOP
產(chǎn)品變化通告： Product Discontinuation 19/Jul/2010
標(biāo)準(zhǔn)包裝： 2,000
系列： FlexPC™
類型： PC 時(shí)鐘
PLL： 是
主要目的： Intel CPU 服務(wù)器，SATA CPU
輸入： 晶體
輸出： 時(shí)鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:17
差分 - 輸入:輸出： 無/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 56-TFSOP（0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 56-TSSOP
包裝： 帶卷 (TR)
其它名稱： CV142PAG8
COMMERCIALTEMPERATURERANGE
IDTCV142
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
15
PCI STOP FUNCTIONALITY
The PCI_STOP# signal is on an active low input controlling PCI and SRC outputs. If PCIF[1:0] and SRC clocks can be set to be free-running through SMBus
programming, they will ignore both the PCI_STOP# pin and the PCI_STOP register bit.
PCI_STOP# ASSERTION (TRANSITION FROM ‘1’ TO ‘0’)
The clock samples the PCI_STOP# signal on a rising edge of PCIF clock. After detecting the PCI_STOP# assertion low, all PCI[6:0] and stoppable PCIF[1:0]
clocks will latch low on their next high to low transition. After the PCI clocks are latched low, the SRC clock, (if set to stoppable) will latch high at IREF * 6 (or
tristate if Byte 2 Bit 6 = 1) upon its next low to high transition and the SRC# will latch low as shown below.
PCI_STOP# - DE-ASSERTION
Thede-assertionofthePCI_STOP#signalistobesampledontherisingedgeofthePCIFfreerunningclockdomain.AfterdetectingPCI_STOP#de-assertion,
all PCI[6:0], stoppable PCIF[1:0] and stoppable SRC clocks will resume in a glitch free manner.
PCI_STOP#
PCIF[1:0] 33MHz
PCI[6:0] 33MHz
SRC 100MHz
SRC# 100MHz
tSU
PCI_STOP#
PCIF[1:0] 33MHz
PCI[6:0] 33MHz
SRC 100MHz
SRC# 100MHz
tSU
tDRIVE_SRC
PCI_STOP#
CPU
CPU#
SRC
SRC#
PCIF/PCI
USB
DOT96
DOT96#
REF
1
Normal
33MHz
48MHz
Normal
14.318MHz
0
Normal
IREF * 6 or float
Low
48MHz
Normal
14.318MHz
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PDF描述
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