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參數(shù)資料
| 型號： | IDTCV174CPAG8 |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘產(chǎn)生/分配 |
| 英文描述： | 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56 |
| 封裝： | GREEN, TSSOP-56 |
| 文件頁數(shù)： | 1/21頁 |
| 文件大小： | 108K |
| 代理商： | IDTCV174CPAG8 |
COMMERCIALTEMPERATURERANGE
IDTCV174C
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
1
MAY 2006
IDTCV174C
COMMERCIAL TEMPERATURE RANGE
PROGRAMMABLE FLEXPC
CLOCK FOR P4 PROCESSOR
SATA
SM Bus
Controller
Control
Logic
48MHz/96MHz
Output BUffer
SDATA
SCLK
CKPRWGD/PD#
FSC,B,A
48MHz
DOT96/SRC0
Fixed PLL
PLL2
XTAL
Osc Amp
CPU, SRC, PCI
Output Buffer
Stop Logic
XTAL_IN
XTAL_OUT
CPU[1:0]
PLL1
SSC
N Programmable
SRC5_EN, LTE
CR#_[F:A]
CPU_STOP#
PCI_STOP#
ITP_EN
PLL3
SSC
N Programmable
SRC CLK
Output Buffer
Stop Logic
SRC[7:1]
CPU_ITP/SRC8
REF
PCI[4:0], PCIF5
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2005 Integrated Device Technology, Inc.
DSC 6898/8
FEATURES:
Compliant with Intel CK505
Power management control suitable for low power applications
One high precision PLL for CPU/SRC/PCI, SSC and N program-
ming
One high precision PLL for SRC/PCI, SSC and N programming
One high precision PLL for 96MHz/48MHz
Push-pull IOs for differential outputs
Support spread spectrum modulation, –0.5 down spread and
others
Support SMBus block read/write, index read/write
Selectable output strength
Smooth transition for N programming
Available in SSOP and TSSOP packages
FUNCTIONAL BLOCK DIAGRAM
DESCRIPTION:
IDTCV174Cisa56pinclockdevice,incorporatingIntelCK505requirements
for the Intel advance P4 processor. The CPU output buffer is designed to
support up to 400MHz reference clock for the CPU. This chip has three PLLs
inside for CPU, SRC/PCI and 48MHz/DOT96 IO clocks.
OUTPUTS:
2*0.7V differential CPU CLK pair
7*0.7V differential SRC CLK pair
One CPU_ITP/SRC differential clock pair
One SRC0/DOT96 differential clock pair
6*PCI, 33.3MHz
1*48MHz
1*REF
1*SATA
KEY SPECIFICATIONS:
CPU/SRC CLK cycle to cycle jitter < 85ps
PCI CLK cycle to cycle jitter < 500ps
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PDF描述 |
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參數(shù)描述 |
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