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參數(shù)資料
| 型號： | IS80C52CXXX-36:R |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 36 MHz, MICROCONTROLLER, PQCC44 |
| 文件頁數(shù)： | 81/344頁 |
| 文件大?。?/td> | 4745K |
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171
AT90PWM216/316 [DATASHEET]
7710H–AVR–07/2013
16.2.5
SPI Status Register – SPSR
Bit 7 – SPIF: SPI Interrupt Flag
When a serial transfer is complete, the SPIF flag is set. An interrupt is generated if SPIE in SPCR is set and global
interrupts are enabled. If SS is an input and is driven low when the SPI is in Master mode, this will also set the SPIF
flag. SPIF is cleared by hardware when executing the corresponding interrupt handling vector. Alternatively, the
SPIF bit is cleared by first reading the SPI Status Register with SPIF set, then accessing the SPI Data Register
(SPDR).
Bit 6 – WCOL: Write COLlision Flag
The WCOL bit is set if the SPI Data Register (SPDR) is written during a data transfer. The WCOL bit (and the SPIF
bit) are cleared by first reading the SPI Status Register with WCOL set, and then accessing the SPI Data Register.
Bit 5..1 – Res: Reserved Bits
These bits are reserved bits in the AT90PWM216/316 and will always read as zero.
Bit 0 – SPI2X: Double SPI Speed Bit
When this bit is written logic one the SPI speed (SCK Frequency) will be doubled when the SPI is in Master mode
(see Table 16-4). This means that the minimum SCK period will be two CPU clock periods. When the SPI is config-
ured as Slave, the SPI is only guaranteed to work at f
clkio/4 or lower.
The SPI interface on the AT90PWM216/316 is also used for program memory and EEPROM downloading or
uploading. See Serial Programming Algorithm279 for serial programming and verification.
16.2.6
SPI Data Register – SPDR
Bits 7:0 - SPD7:0: SPI Data
The SPI Data Register is a read/write register used for data transfer between the Register File and the SPI Shift
Register. Writing to the register initiates data transmission. Reading the register causes the Shift Register Receive
buffer to be read.
16.3
Data Modes
There are four combinations of SCK phase and polarity with respect to serial data, which are determined by control
bits CPHA and CPOL. The SPI data transfer formats are shown in Figure 16-3 and Figure 16-4. Data bits are
shifted out and latched in on opposite edges of the SCK signal, ensuring sufficient time for data signals to stabilize.
Bit
76543210
SPIF
WCOL
–––––
SPI2X
SPSR
Read/Write
RRRRRRR
R/W
Initial Value
00000000
Bit
7654
321
0
SPD7
SPD6
SPD5
SPD4
SPD3
SPD2
SPD1
SPD0
SPDR
Read/Write
R/W
Initial Value
X
XXXX
XX
Undefined
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