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參數(shù)資料
| 型號： | ISPLSI 1032E-70LJNI |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 14/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 15NS 84PLCC |
| 標準包裝： | 15 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 門數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 64 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 84-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 84-PLCC（29.31x29.31） |
| 包裝： | 管件 |
| 其它名稱： | 220-1594-5 ISPLSI 1032E-70LJNI-ND ISPLSI1032E-70LJNI |
6
Specifications ispLSI 1032E
USE
ispLSI
1032EA
FOR
NEW
DESIGNS
tpd1
UNITS
TEST
COND.
1. Unless noted otherwise, all parameters use the GRP, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2-0030B/1032E
1
4
3
1
tsu2 + tco1
(
)
-70
MIN. MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
–
15.0
ns
tpd2
A
2
Data Propagation Delay, Worst Case Path
–
ns
fmax (Int.)
A
3
Clock Frequency with Internal Feedback
70.0
–
MHz
fmax (Ext.)
–
4
Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–
5
Clock Frequency, Max. Toggle
–
MHz
tsu1
–
6
GLB Reg. Setup Time before Clock,4 PT Bypass
–
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
–
ns
th1
–
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
–
ns
tsu2
–
9
GLB Reg. Setup Time before Clock
–
ns
tco2
–
10
GLB Reg. Clock to Output Delay
–
ns
th2
–
11
GLB Reg. Hold Time after Clock
–
ns
tr1
A
12
Ext. Reset Pin to Output Delay
–
ns
trw1
–
13
Ext. Reset Pulse Duration
–
ns
tptoeen
B
14
Input to Output Enable
–
ns
tptoedis
C
15
Input to Output Disable
–
ns
twh
–
18
External Synchronous Clock Pulse Duration, High
5.0
ns
twl
–
19
External Synchronous Clock Pulse Duration, Low
5.0
ns
tsu3
–
20
I/O Reg. Setup Time before Ext. Sync Clock (Y2, Y3)
–
ns
th3
–
21
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
–
ns
56.0
100
9.0
0.0
11.0
0.0
10.0
4.0
0.0
17.5
7.0
8.0
15.0
18.0
–
(
)
1
twh + tw1
tgoeen
B
16
Global OE Output Enable
–
ns
12.0
tgoedis
C
17
Global OE Output Disable
–
ns
-90
MIN. MAX.
–
10.0
–
90.0
–
0.0
8.5
–
0.0
–
6.5
–
4.0
3.5
–
0.0
–
69.0
125
7.5
6.0
–
7.0
–
13.5
–
15.0
–
12.5
–
9.0
–
9.0
12.0
-80
MIN. MAX.
–
12.0
–
80.0
–
4.5
–
61.0
111
8.5
0.0
10.0
0.0
8.0
3.5
0.0
15.0
6.5
7.5
14.0
16.5
–
10.0
–
10.0
External Timing Parameters
Over Recommended Operating Conditions
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參數(shù)描述 |
|---|---|
| ispLSI1032E-70LJNI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E70LT | 制造商:LATTICE 功能描述:* |
| ispLSI1032E-70LT | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E70LTI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ispLSI1032E-70LTI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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