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參數(shù)資料
| 型號： | ISPLSI 1032E-70LJNI |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 15/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 15NS 84PLCC |
| 標(biāo)準(zhǔn)包裝： | 15 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 門數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 64 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 84-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 84-PLCC（29.31x29.31） |
| 包裝： | 管件 |
| 其它名稱： | 220-1594-5 ISPLSI 1032E-70LJNI-ND ISPLSI1032E-70LJNI |
7
Specifications ispLSI 1032E
USE
ispLSI
1032EA
FOR
NEW
DESIGNS
GRP Delay, 32 GLB Loads
tiobp
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036A/1032E
Inputs
UNITS
-100
MIN.
MAX.
DESCRIPTION
#
2
PARAM.
22 I/O Register Bypass
ns
tiolat
23 I/O Latch Delay
ns
tgrp32
33
ns
GLB
t1ptxor
36 1 Prod.Term/XOR Path Delay
ns
t20ptxor 37 20 Prod. Term/XOR Path Delay
ns
txoradj
38 XOR Adjacent Path Delay
ns
tgbp
39 GLB Register Bypass Delay
ns
tgsu
40 GLB Register Setup Time before Clock
ns
tgh
41 GLB Register Hold Time after Clock
ns
tgco
42 GLB Register Clock to Output Delay
ns
3
tgro
43 GLB Register Reset to Output Delay
ns
tptre
44 GLB Prod.Term Reset to Register Delay
ns
tptoe
45 GLB Prod. Term Output Enable to I/O Cell Delay
ns
tptck
46 GLB Prod. Term Clock Delay
ns
ORP
GRP
t4ptbpc 34 4 Prod.Term Bypass Path Delay (Combinatorial)
ns
t4ptbpr
35 4 Prod. Term Bypass Path Delay (Registered)
ns
torp
47 ORP Delay
ns
torpbp
48 ORP Bypass Delay
ns
tiosu
24 I/O Register Setup Time before Clock
ns
tioh
25 I/O Register Hold Time after Clock
ns
tioco
26 I/O Register Clock to Out Delay
ns
tior
27 I/O Register Reset to Out Delay
ns
tdin
28 Dedicated Input Delay
ns
tgrp16
32 GRP Delay, 16 GLB Loads
ns
tgrp8
31 GRP Delay, 8 GLB Loads
ns
tgrp4
30 GRP Delay, 4 GLB Loads
ns
tgrp1
29 GRP Delay, 1 GLB Load
ns
0.0
-125
–
0.1
4.5
2.9
–
3.0
0.0
–
0.3
1.9
3.8
3.6
5.0
0.4
2.3
4.9
3.9
5.4
3.9
4.0
–
4.0
1.0
0.0
–
4.6
2.3
2.8
2.3
2.0
1.8
–
0.5
5.8
3.5
–
3.5
0.0
–
0.3
2.3
4.2
4.6
5.8
6.3
1.0
2.5
6.2
4.5
7.2
5.3
–
4.7
1.0
–
5.0
2.7
3.0
2.4
1.9
Internal Timing Parameters1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MIC29503BU | IC REG LDO ADJ 5A TO263-5 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ispLSI1032E-70LJNI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E70LT | 制造商:LATTICE 功能描述:* |
| ispLSI1032E-70LT | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E70LTI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ispLSI1032E-70LTI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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