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參數(shù)資料
| 型號(hào)： | ISPLSI 1032E-70LJNI |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 3/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 15NS 84PLCC |
| 標(biāo)準(zhǔn)包裝： | 15 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 門數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 64 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 84-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 84-PLCC（29.31x29.31） |
| 包裝： | 管件 |
| 其它名稱： | 220-1594-5 ISPLSI 1032E-70LJNI-ND ISPLSI1032E-70LJNI |
11
Specifications ispLSI 1032E
USE
ispLSI
1032EA
FOR
NEW
DESIGNS
ispLSI 1032E Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
0491
Feedback
Reg 4 PT Bypass
20 PT
XOR Delays
Control
PTs
Input
Register
Clock
Distribution
I/O Pin
(Input)
Y0
Y1,2,3
D
Q
GRP4
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Reg Bypass
I/O Cell
ORP
GLB
GRP
I/O Cell
#23 - 27
#30
#35
#34
Comb 4 PT Bypass
#36 - 38
#55 - 58
#44 - 46
#54
#53
#47
#48
Reset
Ded. In
GOE 0,1
#28
#22
RST
#59
#39
#40 - 43
#51, 52
#49, 50
GRP Loading
Delay
#29, 31 - 33
Derivations of
tsu, th and tco from the Product Term Clock1
=
tsu
2.2 ns
Logic + Reg su - Clock (min)
(
tiobp + tgrp4 + t20ptxor) + (tgsu) – (tiobp + tgrp4 + tptck(min))
(#22 + #30 + #37) + (#40) – (#22 + #30 + #46)
(0.3 + 2.0 + 5.0) + (0.1) – (0.3 + 2.0 + 2.9)
=
th
Clock (max) + Reg h - Logic
(
tiobp + tgrp4 + tptck(max)) + (tgh) – (tiobp + tgrp4 + t20ptxor)
(#22 + #30 + #46) + (#41) - (#22 + #30 + #37)
(0.3 + 2.0 + 4.0) + (4.5) – (0.3 + 2.0 + 5.0)
=
tco
Clock (max) + Reg co + Output
(
tiobp + tgrp4 + tptck(max)) + (tgco) + (torp + tob)
(#22 + #30 + #46) + (#42) + (#47 + #49)
(0.3 + 2.0 + 4.0) + (2.3) + (1.0 + 1.3)
Table 2-0042a/1032E
Derivations of
tsu, th and tco from the Clock GLB 1
=
tsu
Logic + Reg su - Clock (min)
(
tiobp + tgrp4 + t20ptxor) + (tgsu) – (tgy0(min) + tgco + tgcp(min))
(#22 + #30 + #37) + (#40) – (#54 + #42 + #56)
(0.3 + 2.0 + 5.0) + (0.1) – (1.4 + 2.3 + 0.8)
=
th
Clock (max) + Reg h - Logic
(
tgy0(max) + tgco + tgcp(max)) + (tgh) – (tiobp + tgrp4 + t20ptxor)
(#54 + #42 + #56) + (#41) – (#22 + #30 + #37)
(1.4 + 2.3 + 1.8) + (4.5) – (0.3 + 2.0 + 5.0)
=
tco
Clock (max) + Reg co + Output
(
tgy0(max) + tgco + tgcp(max)) + (tgco) + (torp + tob)
(#54 + #42 + #56) + (#42) + (#47 + #49)
(1.4 + 2.3 + 1.8) + (2.3) + (1.0 + 1.3)
3.5 ns
10.9 ns
2.9 ns
2.7 ns
5.5 ns
1. Calculations are based upon timing specifications for the ispLSI 1032E-125.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MIC29503BU | IC REG LDO ADJ 5A TO263-5 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ispLSI1032E-70LJNI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E70LT | 制造商:LATTICE 功能描述:* |
| ispLSI1032E-70LT | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E70LTI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ispLSI1032E-70LTI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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