Specifications ispLSI 2032/A 9 USE ispLSI 2032E FOR NEW DESIGNS ispLSI 2032/A Timing Model GLB Reg Delay I/O Pin (Output) ORP Delay Feedback Re" />
參數(shù)資料
型號: ISPLSI 2032A-150LJN44
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 16/16頁
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描述: IC PLD ISP 32I/O 5.5NS 44PLCC
標準包裝: 26
系列: ispLSI® 2000A
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1): 5.5ns
電壓電源 - 內(nèi)部: 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目: 8
宏單元數(shù): 32
門數(shù): 1000
輸入/輸出數(shù): 32
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 44-LCC(J 形引線)
供應(yīng)商設(shè)備封裝: 44-PLCC(16.58x16.58)
包裝: 管件
其它名稱: ISPLSI2032A-150LJN44
Specifications ispLSI 2032/A
9
USE
ispLSI
2032E
FOR
NEW
DESIGNS
ispLSI 2032/A Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
Reg 4 PT Bypass
20 PT
XOR Delays
Control
PTs
I/O Pin
(Input)
Y0,1,2
GRP
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Delay
I/O Cell
ORP
GLB
GRP
I/O Cell
#24
#25, 26, 27
#33, 34,
35
#43, 44
#36
Reset
Ded. In
#21
#20
#28
#29, 30,
31, 32
#38,
39
GOE 0
#42
#40, 41
0491/2000
#22
Comb 4 PT Bypass #23
#37
#45
Derivations of
tsu, th and tco from the Product Term Clock1
=
tsu
Logic + Reg su - Clock (min)
(
tio + tgrp + t20ptxor) + (tgsu) - (tio + tgrp + tptck(min))
(#20+ #22+ #26) + (#29) - (#20+ #22+ #35)
(0.6 + 0.7 + 4.1) + (0.5) - (0.6 + 0.7 + 2.5)
2.1 ns
=
th
Clock (max) + Reg h - Logic
(
tio + tgrp + tptck(max)) + (tgh) - (tio + tgrp + t20ptxor)
(#20+ #22+ #35) + (#30) - (#20+ #22+ #26)
(0.6 + 0.7 + 3.8) + (1.8) - (0.6 + 0.7 + 4.1)
1.5 ns
=
tco
Clock (max) + Reg co + Output
(
tio + tgrp + tptck(max)) + (tgco) + (torp + tob)
(#20+ #22+ #35) + (#31) + (#36 + #38)
(0.6 + 0.7 + 3.8) + (0.7) + (0.7 + 1.2)
7.7 ns
Table 2- 0042-16/2032
Note: Calculations are based upon timing specifications for the ispLSI 2032/A-180L
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