Specifications ispLSI 3256A 6 USE 3256A-70 FOR NEW DESIGNS External Switching Characteristics1, 2, 3
參數(shù)資料
型號： ISPLSI 3256A-70LQI
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 12/14頁
文件大?。?/td> 0K
描述： IC PLD ISP 128I/O 15NS 160PQFP
標(biāo)準(zhǔn)包裝： 24
系列： ispLSI® 3000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.5 V ~ 5.5 V
邏輯元件/邏輯塊數(shù)目： 32
門數(shù)： 11000
輸入/輸出數(shù)： 128
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 160-BQFP
供應(yīng)商設(shè)備封裝： 160-PQFP（28x28）
包裝： 托盤
其它名稱： ISPLSI3256A-70LQI
Specifications ispLSI 3256A
6
USE
3256A-70
FOR
NEW
DESIGNS
External Switching Characteristics1, 2, 3
Over Recommended Operating Conditions
tpd1
UNITS
-70
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use 20 PTXOR path and ORP.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. fmax (Toggle) may be less than 1/(twh + twl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions section.
Table 2-0030C/3256A
1
5
3
1
tsu2 + tco1
(
)
-50
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
A
1 Data Prop. Delay, 4PT Bypass, ORP Bypass
–
15.0
–
20.0
ns
tpd2
A
2 Data Prop. Delay
––
ns
fmax
A
3 Clk Frequency with Internal Feedback
77.0
–
57.0
–
MHz
fmax (Ext.)
–
4 Clk Frequency with Ext. Feedback
––
MHz
fmax (Tog.)
–
5 Clk Frequency, Max. Toggle
––
MHz
tsu1
–
6 GLB Reg. Setup Time before Clk, 4 PT Bypass
––
ns
4
tco1
A
7 GLB Reg. Clk to Output Delay, ORP Bypass
9.0
–
ns
th1
–
8 GLB Reg. Hold Time after Clk, 4 PT Bypass
––
ns
tsu2
–
9 GLB Reg. Setup Time before Clk
––
ns
tco2
–
10 GLB Reg. Clk to Output Delay
––
ns
th2
–
11 GLB Reg. Hold Time after Clk
––
ns
tr1
A
12 Ext. Reset Pin to Output Delay
––
ns
trw1
–
13 Ext. Reset Pulse Duration
––
ns
tptoeen
B
14 Input to Output Enable
––
ns
tptoedis
C
15 Input to Output Disable
––
ns
tgoeen
B
16 Global OE Output Enable
––
ns
tgoedis
C
17 Global OE Output Disable
––
ns
ttoeen
B
18 Test OE Output Enable
––
ns
ttoedis
C
19 Test OE Output Disable
––
ns
twh
–
20 Ext. Synchronous Clk Pulse Duration, High
6.0
––
ns
twl
–
21 Ext. Synchronous Clk Pulse Duration, Low
6.0
––
ns
tsu3
–
22 I/O Reg Setup Time before Ext. Sync Clk (Y3, Y4)
5.0
––
ns
th3
–
23 I/O Reg Hold Time after Ext. Sync Clk (Y3, Y4)
0.0
––
ns
50.0
83.0
9.5
0.0
11.0
0.0
10.0
18.0
10.5
15.0
18.0
11.0
17.0
–
37.0
63.0
12.5
0.0
15.0
0.0
13.5
8.0
7.0
0.0
24.5
12.0
14.0
20.0
24.5
13.5
23.0
-90
MIN. MAX.
–
12.0
–
90.0
–
7.5
–
4.0
–
4.0
–
5.0
0.0
–
61.0
125
8.0
0.0
9.0
0.0
6.5
15.0
9.0
13.5
16.0
10.0
–
ALL
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DISCONTINUED
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PDF描述
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