Specifications ispLSI 3256A 9 ispLSI 3256A Timing Model GLB Reg Delay I/O Pin (Output) ORP Delay Feedback 4 PT Bypass 20 PT XOR Delays Control " />
參數(shù)資料
型號: ISPLSI 3256A-70LQI
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 2/14頁
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描述: IC PLD ISP 128I/O 15NS 160PQFP
標準包裝: 24
系列: ispLSI® 3000
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1): 15.0ns
電壓電源 - 內(nèi)部: 4.5 V ~ 5.5 V
邏輯元件/邏輯塊數(shù)目: 32
門數(shù): 11000
輸入/輸出數(shù): 128
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 160-BQFP
供應商設備封裝: 160-PQFP(28x28)
包裝: 托盤
其它名稱: ISPLSI3256A-70LQI
Specifications ispLSI 3256A
9
ispLSI 3256A Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
4 PT Bypass
20 PT
XOR Delays
Control
PTs
Input
Register
I/O Pin
(Input)
Y0,1,2
Y3,4
D
Q
GRP
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Reg Bypass
I/O Cell
ORP
GLB
GRP
I/O Cell
#25 - 29
#30
#32
#31
#33 - 35
#41 - 43
#50
#53
#54
#44
#45
Reset
#24
#51
RST
#52
#36
#37 - 40
#48, 49
#46, 47
GOE0,1
TOE
0902/3256A
Derivations of
tsu, th and tco from the Product Term Clock1
=
tsu
Logic + Reg su - Clock (min)
(
tiobp + tgrp + t20ptxor) + (tgsu) - (tiobp + tgrp + tptck(min))
(#24+ #30+ #34) + (#37) - (#24+ #30+ #43)
(1.9 + 2.4 + 6.4) + (1.0) - (1.9 + 2.4 + 2.8)
4.6 ns
=
th
Clock (max) + Reg h - Logic
(
tiobp + tgrp + tptck(max)) + (tgh) - (tiobp + tgrp + t20ptxor)
(#24+ #30+ #43) + (#38) - (#24+ #30+ #34)
(1.9 + 2.4 + 5.3) + (4.8) - (1.9 + 2.4 + 6.4)
3.7 ns
=
tco
Clock (max) + Reg co + Output
(
tiobp + tgrp + tptck(max)) + (tgco) + (torp + tob)
(#24 + #30 + #43) + (#39) + (#44 + #46)
(1.9 + 2.4 + 5.3) + (1.6) + (2.3 + 1.9)
15.4 ns
Table 2-0042/3256A
Note: Calculations are based on timing specs for the ispLSI 3256A-90L.
ALL
DEVICES
DISCONTINUED
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PDF描述
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參數(shù)描述
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