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參數(shù)資料
| 型號(hào)： | IV80C52EXXX-L16SHXXX:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 1.40 MM HEIGHT, VQFP-44 |
| 文件頁數(shù)： | 355/395頁 |
| 文件大?。?/td> | 8161K |
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62
8018P–AVR–08/10
ATmega169P
12.2
Register Description
12.2.1
EICRA – External Interrupt Control Register A
The External Interrupt Control Register A contains control bits for interrupt sense control.
Bit 1, 0 – ISC01, ISC00: Interrupt Sense Control 0 Bit 1 and Bit 0
The External Interrupt 0 is activated by the external pin INT0 if the SREG I-flag and the corre-
sponding interrupt mask are set. The level and edges on the external INT0 pin that activate the
interrupt are defined in Table 12-1. The value on the INT0 pin is sampled before detecting
edges. If edge or toggle interrupt is selected, pulses that last longer than one clock period will
generate an interrupt. Shorter pulses are not guaranteed to generate an interrupt. If low level
interrupt is selected, the low level must be held until the completion of the currently executing
instruction to generate an interrupt.
12.2.2
EIMSK – External Interrupt Mask Register
Bit 7 – PCIE1: Pin Change Interrupt Enable 1
When the PCIE1 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), pin
change interrupt 1 is enabled. Any change on any enabled PCINT15..8 pin will cause an inter-
rupt. The corresponding interrupt of Pin Change Interrupt Request is executed from the PCI1
Interrupt Vector. PCINT15:8 pins are enabled individually by the PCMSK1 Register.
Bit 6 – PCIE0: Pin Change Interrupt Enable 0
When the PCIE0 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), pin
change interrupt 0 is enabled. Any change on any enabled PCINT7..0 pin will cause an interrupt.
The corresponding interrupt of Pin Change Interrupt Request is executed from the PCI0 Inter-
rupt Vector. PCINT7:0 pins are enabled individually by the PCMSK0 Register.
Bit 0 – INT0: External Interrupt Request 0 Enable
When the INT0 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), the exter-
nal pin interrupt is enabled. The Interrupt Sense Control0 bits 1/0 (ISC01 and ISC00) in the
External Interrupt Control Register A (EICRA) define whether the external interrupt is activated
on rising and/or falling edge of the INT0 pin or level sensed. Activity on the pin will cause an
Bit
765
432
10
(0x69)
–
ISC01
ISC00
EICRA
Read/Write
RR
RRR
R
R/W
Initial Value
0
Table 12-1.
Interrupt 0 Sense Control
ISC01
ISC00
Description
0
The low level of INT0 generates an interrupt request.
0
1
Any logical change on INT0 generates an interrupt request.
1
0
The falling edge of INT0 generates an interrupt request.
1
The rising edge of INT0 generates an interrupt request.
Bit
7
6
543
210
0x1D (0x3D)
PCIE1
PCIE0
–
–INT0
EIMSK
Read/Write
R/W
R
R/W
Initial Value
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| R80C154-30R | 8-BIT, 30 MHz, MICROCONTROLLER, CQCC44 |
| MR83C154XXX-16P883 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| MQ83C154CXXX-16P883 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44 |
| MD83C154XXX-20P883D | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40 |
| MR80C154-25P883D | 8-BIT, 25 MHz, MICROCONTROLLER, CQCC44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IV-811MX | 制造商:Digital ID View 功能描述:8 CH H.264 DVR USB REMOTENO HDD 制造商:DIGITAL IDVIEW 功能描述:8 CH H.264 DVR USB REMOTE NO HDD |
| IV-811Z-960H-1000 | 制造商:Digital ID View 功能描述:8-Channel 960H i-Cloud Series DVR with 1TB HDD |
| IV-811Z-960H-500 | 制造商:Digital ID View 功能描述:8-Channel 960H i-Cloud Series DVR with 500GB HDD 制造商:DIGITAL IDVIEW 功能描述:8-CHNL ICLOUD 960H DVR 500GB HDD HDMI OUT |
| IV-811ZAECO-1000 | 制造商:Digital ID View 功能描述:8 Ch H.264 DVR D1 1Tbb Dvd |
| IV-811ZAECO-500 | 制造商:Digital ID View 功能描述:8 Ch H.264 DVR D1 500GB Dvd |
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