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參數(shù)資料
| 型號： | IV80C52EXXX-L16SHXXX:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 1.40 MM HEIGHT, VQFP-44 |
| 文件頁數(shù)： | 96/395頁 |
| 文件大?。?/td> | 8161K |
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185
8018P–AVR–08/10
ATmega169P
19.8
Asynchronous Data Reception
The USART includes a clock recovery and a data recovery unit for handling asynchronous data
reception. The clock recovery logic is used for synchronizing the internally generated baud rate
clock to the incoming asynchronous serial frames at the RxD pin. The data recovery logic sam-
ples and low pass filters each incoming bit, thereby improving the noise immunity of the
Receiver. The asynchronous reception operational range depends on the accuracy of the inter-
nal baud rate clock, the rate of the incoming frames, and the frame size in number of bits.
19.8.1
Asynchronous Clock Recovery
The clock recovery logic synchronizes internal clock to the incoming serial frames. Figure 19-5
illustrates the sampling process of the start bit of an incoming frame. The sample rate is 16 times
the baud rate for Normal mode, and eight times the baud rate for Double Speed mode. The hor-
izontal arrows illustrate the synchronization variation due to the sampling process. Note the
larger time variation when using the Double Speed mode (U2Xn = 1) of operation. Samples
denoted zero are samples done when the RxD line is idle (that is, no communication activity).
Figure 19-5. Start Bit Sampling
When the clock recovery logic detects a high (idle) to low (start) transition on the RxD line, the
start bit detection sequence is initiated. Let sample 1 denote the first zero-sample as shown in
the figure. The clock recovery logic then uses samples 8, 9, and 10 for Normal mode, and sam-
ples 4, 5, and 6 for Double Speed mode (indicated with sample numbers inside boxes on the
figure), to decide if a valid start bit is received. If two or more of these three samples have logical
high levels (the majority wins), the start bit is rejected as a noise spike and the Receiver starts
looking for the next high to low-transition. If however, a valid start bit is detected, the clock recov-
ery logic is synchronized and the data recovery can begin. The synchronization process is
repeated for each start bit.
19.8.2
Asynchronous Data Recovery
When the receiver clock is synchronized to the start bit, the data recovery can begin. The data
recovery unit uses a state machine that has 16 states for each bit in Normal mode and eight
states for each bit in Double Speed mode. Figure 19-6 on page 186 shows the sampling of the
data bits and the parity bit. Each of the samples is given a number that is equal to the state of
the recovery unit.
12
34
56
7
8
9
10
11
12
13
14
15
16
12
START
IDLE
0
BIT 0
3
123
4
5
678
12
0
RxD
Sample
(U2X = 0)
Sample
(U2X = 1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IV-811MX | 制造商:Digital ID View 功能描述:8 CH H.264 DVR USB REMOTENO HDD 制造商:DIGITAL IDVIEW 功能描述:8 CH H.264 DVR USB REMOTE NO HDD |
| IV-811Z-960H-1000 | 制造商:Digital ID View 功能描述:8-Channel 960H i-Cloud Series DVR with 1TB HDD |
| IV-811Z-960H-500 | 制造商:Digital ID View 功能描述:8-Channel 960H i-Cloud Series DVR with 500GB HDD 制造商:DIGITAL IDVIEW 功能描述:8-CHNL ICLOUD 960H DVR 500GB HDD HDMI OUT |
| IV-811ZAECO-1000 | 制造商:Digital ID View 功能描述:8 Ch H.264 DVR D1 1Tbb Dvd |
| IV-811ZAECO-500 | 制造商:Digital ID View 功能描述:8 Ch H.264 DVR D1 500GB Dvd |
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