參數(shù)資料
型號(hào)： K4S161622E
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： 1M x 16 SDRAM
中文描述： 100萬(wàn)× 16內(nèi)存
文件頁(yè)數(shù)： 6/42頁(yè)
文件大小： 675K
代理商： K4S161622E
K4S161622E
CMOS SDRAM
Rev 1.1 Jan '03
AC OPERATING TEST CONDITIONS
(V
DD
= 3.3V
±
0.3V, T
A
= 0 to 70
°
C)
Parameter
Value
Unit
Input levels (Vih/Vil)
2.4 / 0.4
V
Input timing measurement reference level
1.4
V
Input rise and fall time
tr / tf = 1 / 1
ns
Output timing measurement reference level
1.4
V
Output load condition
See Fig. 2
3.3V
1200
870
Output
V
OH
(DC) = 2.4V, I
OH
= -2mA
V
OL
(DC) = 0.4V, I
OL
= 2mA
Vtt=1.4V
50
Output
Z0=50
(Fig. 2) AC Output Load Circuit
(Fig. 1) DC Output Load Circuit
50pF
50pF
1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time and then
rounding off to the next higher integer. Refer to the following clock unit based AC conversion table
Notes :
OPERATING AC PARAMETER
(AC operating conditions unless otherwise noted)
Parameter
Symbol
Version
-70
3
7
2
Unit
Note
-55
-60
-80
-10
CAS Latency
CLK cycle time
CL
3
2
3
6
2
2
10
3
8
2
3
10
2
12
CLK
ns
t
CC(min)
5.5
10
10
10
Row active to row active delay
t
RRD(min)
CLK
1
RAS to CAS delay
Row precharge time
t
RCD(min)
t
RP(min)
t
RAS(min)
t
RAS(max)
3
3
7
3
3
7
3
3
7
2
2
5
3
3
7
2
2
5
3
3
6
2
2
5
2
2
5
2
2
4
CLK
CLK
CLK
us
1
1
1
Row active time
100
Row cycle time
t
RC
(
min
)
10
10
10
7
10
7
9
7
7
6
CLK
1
Last data in to row precharge
Last data in to new col.address delay
Last data in to burst stop
Col. address to col. address delay
Mode Register Set cycle time
t
RDL(min)
t
CDL(min)
t
BDL(min)
t
CCD(min)
t
MRS(min)
1
1
1
1
2
2
1
CLK
CLK
CLK
CLK
CLK
2, 5
2
2
Number of valid output
data
CAS Latency=3
CAS Latency=2
ea
4
相關(guān)PDF資料
PDF描述
K4S161622E-TC10 1M x 16 SDRAM
K4S161622E-TC55 1M x 16 SDRAM
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參數(shù)描述
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K4S161622ETC60 制造商:SAMSUNG 功能描述:NEW
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