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參數(shù)資料
| 型號(hào)： | KMPC8555EVTALF |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 8/88頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU POWERQUICC III 783-FCPBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 667MHz |
| 電壓： | 1.2V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 783-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
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MPC8555E PowerQUICC III Integrated Communications Processor Hardware Specification, Rev. 4.2
16
Freescale Semiconductor
RESET Initialization
4.3
Real Time Clock Timing
Table 8 provides the real time clock (RTC) AC timing specifications.
5
RESET Initialization
This section describes the AC electrical specifications for the RESET initialization timing requirements of
the MPC8555E. Table 9 provides the RESET initialization AC timing specifications.
Table 10 provides the PLL and DLL lock times.
Table 8. RTC AC Timing Specifications
Parameter/Condition
Symbol
Min
Typical
Max
Unit
Notes
RTC clock high time
tRTCH
2 x
tCCB_CLK
——
ns
—
RTC clock low time
tRTCL
2 x
tCCB_CLK
——
ns
—
Table 9. RESET Initialization Timing Specifications
Parameter/Condition
Min
Max
Unit
Notes
Required assertion time of HRESET
100
—
μs—
Minimum assertion time for SRESET
512
—
SYSCLKs
1
PLL input setup time with stable SYSCLK before HRESET
negation
100
—
μs—
Input setup time for POR configs (other than PLL config) with
respect to negation of HRESET
4
—
SYSCLKs
1
Input hold time for POR configs (including PLL config) with
respect to negation of HRESET
2
—
SYSCLKs
1
Maximum valid-to-high impedance time for actively driven POR
configs with respect to negation of HRESET
—
5
SYSCLKs
1
Notes:
1. SYSCLK is identical to the PCI_CLK signal and is the primary clock input for the MPC8555E. See the
MPC8555E
PowerQUICC III Integrated Communications Processor Reference Manual for more details.
Table 10. PLL and DLL Lock Times
Parameter/Condition
Min
Max
Unit
Notes
PLL lock times
—
100
μs—
DLL lock times
7680
122,880
CCB Clocks
1, 2
Notes:
1. DLL lock times are a function of the ratio between the output clock and the platform (or CCB) clock. A 2:1 ratio results in the
minimum and an 8:1 ratio results in the maximum.
2. The CCB clock is determined by the SYSCLK
× platform PLL ratio.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HSC43DTEF | CONN EDGECARD 86POS .100 EYELET |
| FMC49DRES-S93 | CONN EDGECARD 98POS .100 EYELET |
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| FMC49DRES-S734 | CONN EDGECARD 98POS .100 EYELET |
| FMC65DRAS | CONN EDGECARD 130PS R/A .100 SLD |
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參數(shù)描述 |
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