參數(shù)資料
型號(hào)： L64364
廠商： LSI Corporation
英文描述： Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述： 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎）
文件頁數(shù)： 164/444頁
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代理商： L64364
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4-110
ATM Processing Unit
EDMA_TxCompl
TxCell Completion Queue Not Empty
The
EDMA_TxCompl
bit is set when an
IntEDMA_RxCell
interrupt occurs indicating that the TxCell completion
queue holds one or more completion messages. It is
cleared when the interrupt clears.
9
EDMA_BuffCompl
Buffer Completion Queue Not Empty
The
EDMA_BuffCompl
bit is set when an
IntEDMA_Buff
interrupt occurs indicating that the EDMA buffer
completion queue holds one or more completion
messages. It is cleared when the interrupt clears.
8
ACI_Err
Error FIFO Interrupt
The
ACI_Err
bit is set when an
IntACI_Error
interrupt
occurs indicating that the ACI Error FIFO holds one or
more cells. It is cleared when the interrupt clears.
7
ACI_TxThrld
Tx FIFO Low Interrupt
The
ACI_TxThrld
bit is set when an
IntACI_Tx
interrupt
occurs indicating that the number of cells in the ACI
Transmit FIFO dropped below the value programmed in
the ACI_TxLimit register (
page 6-9
). It is cleared when
the interrupt clears.
6
IntExt
External Interrupt
The
IntExt
bits are set to indicate that an external, user-
defined interrupt is input to the L64364 on its
SYS_INT[1:0]
interrupt lines; bit 5 for line 1 and bit 4 for
line 0. The bits are cleared when the interrupts clear.
[5:4]
IntTim
Internal Timer Interrupt
The
IntTim
bits are set when an
IntTime[3:0]
interrupt
occurs indicating that general-purpose Timer 3, 2, 1, or
8, respectively, timed out. The bits are cleared by writing
a logic 1 to the corresponding bits in the TM_Clear
register (
page 8-2
).
[3:0]
To assure that the
APU_IntTim[3:0]
bits set when a
timeout occurs, timeout events must be enabled by
setting the appropriate bits in the TM_Enable register.
Bits [15:0] shows the status of the individual vectored interrupt conditions
independent of the setting of the APU_VIntEnable register. The
APU_VIntEnable register controls interrupt delivery to the APU but not
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