參數(shù)資料
型號(hào)： LA4064V-75TN100E
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 14/42頁
文件大?。?/td> 0K
描述： IC CPLD 64MACROCELLS 100TQFP
標(biāo)準(zhǔn)包裝： 90
系列： LA-ispMACH
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
宏單元數(shù)： 64
輸入/輸出數(shù)： 64
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
其它名稱： 220-1634
LA4064V-75TN100E-ND
Lattice Semiconductor
LA-ispMACH 4000V/Z Automotive Family Data Sheet
21
LA-ispMACH 4000V/Z Internal Timing Parameters
Over Recommended Operating Conditions
Parameter
Description
LA-ispMACH 4000V
-75
LA-ispMACH 4000Z
-75
Units
Min.
Max.
Min.
Max.
In/Out Delays
tIN
Input Buffer Delay
—
1.50
—
1.80
ns
tGOE
Global OE Pin Delay
—
6.04
—
4.30
ns
tGCLK_IN
Global Clock Input Buffer Delay
—
2.28
—
2.15
ns
tBUF
Delay through Output Buffer
—
1.50
—
1.30
ns
tEN
Output Enable Time
—
0.96
—
2.70
ns
tDIS
Output Disable Time
—
0.96
—
2.70
ns
Routing/GLB Delays
tROUTE
Delay through GRP
—
2.26
—
2.50
ns
tMCELL
Macrocell Delay
—
1.45
—
1.00
ns
tINREG
Input Buffer to Macrocell Register Delay
—
0.96
—
1.00
ns
tFBK
Internal Feedback Delay
—
0.00
—
0.05
ns
tPDb
5-PT Bypass Propagation Delay
—
2.24
—
1.90
ns
tPDi
Macrocell Propagation Delay
—
1.24
—
1.00
ns
Register/Latch Delays
tS
D-Register Setup Time (Global Clock)
1.57
—
1.35
—
ns
tS_PT
D-Register Setup Time (Product Term Clock)
1.32
—
2.45
—
ns
tST
T-Register Setup Time (Global Clock)
1.77
—
1.55
—
ns
tST_PT
T-Register Setup Time (Product Term Clock)
1.32
—
2.75
—
ns
tH
D-Register Hold Time
2.93
—
3.15
—
ns
tHT
T-Register Hold Time
2.93
—
3.15
—
ns
tSIR
D-Input Register Setup Time (Global Clock)
1.57
—
0.75
—
ns
tSIR_PT
D-Input Register Setup Time (Product Term
Clock)
1.45
—
1.45
—
ns
tHIR
D-Input Register Hold Time (Global Clock)
1.18
—
1.95
—
ns
tHIR_PT
D-Input Register Hold Time (Product Term
Clock)
1.18
—
1.18
—
ns
tCOi
Register Clock to Output/Feedback MUX Time
—
0.67
—
1.05
ns
tCES
Clock Enable Setup Time
2.25
—
2.00
—
ns
tCEH
Clock Enable Hold Time
1.88
—
0.00
—
ns
tSL
Latch Setup Time (Global Clock)
1.57
—
1.65
—
ns
tSL_PT
Latch Setup Time (Product Term Clock)
1.32
—
2.15
—
ns
tHL
Latch Hold Time
1.17
—
1.17
—
ns
tGOi
Latch Gate to Output/Feedback MUX Time
—
0.33
—
0.33
ns
tPDLi
Propagation Delay through Transparent Latch to
Output/Feedback MUX
—
0.25
—
0.25
ns
tSRi
Asynchronous Reset or Set to Output/Feedback
MUX Delay
0.28
—
0.28
ns
tSRR
Asynchronous Reset or Set Recovery Time
1.67
—
1.67
ns
Control Delays
tBCLK
GLB PT Clock Delay
—
1.12
—
1.25
ns
tPTCLK
Macrocell PT Clock Delay
—
0.87
—
1.25
ns
相關(guān)PDF資料
PDF描述
THJB226M006RJN CAP TANT 22UF 6.3V 20% 1210
LC4128ZC-75M132C IC PLD 128MC 96IO 7.5NS 132CSBGA
VE-B7T-CY-F3 CONVERTER MOD DC/DC 6.5V 50W
VI-2NJ-CY-B1 CONVERTER MOD DC/DC 36V 50W
VI-2NH-EV-F4 CONVERTER MOD DC/DC 52V 150W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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LA4064V-75TN48ETR 制造商:Lattice Semiconductor Corporation 功能描述:
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