Figure 2-16. Memory Core Reset For further information about sysMEM EBR block, please see the" />
參數(shù)資料
型號： LFEC3E-3QN208C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 73/163頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 145I/O 208-PQFP
標(biāo)準(zhǔn)包裝： 48
系列： EC
邏輯元件/單元數(shù)： 3100
RAM 位總計(jì)： 56320
輸入/輸出數(shù)： 145
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
其它名稱： 220-1774
LFEC3E-3QN208C-ND
2-14
Architecture
LatticeECP/EC Family Data Sheet
Figure 2-16. Memory Core Reset
For further information about sysMEM EBR block, please see the the list of technical documentation at the end of
this data sheet.
EBR Asynchronous Reset
EBR asynchronous reset or GSR (if used) can only be applied if all clock enables are low for a clock cycle before the
reset is applied and released a clock cycle after the reset is released, as shown in Figure 2-17. The GSR input to the
EBR is always asynchronous.
Figure 2-17. EBR Asynchronous Reset (Including GSR) Timing Diagram
If all clock enables remain enabled, the EBR asynchronous reset or GSR may only be applied and released after
the EBR read and write clock inputs are in a steady state condition for a minimum of 1/fMAX (EBR clock). The reset
release must adhere to the EBR synchronous reset setup time before the next active read or write clock edge.
If an EBR is pre-loaded during configuration, the GSR input must be disabled or the release of the GSR during
device Wake Up must occur before the release of the device I/Os becomes active.
These instructions apply to all EBR RAM and ROM implementations.
Note that there are no reset restrictions if the EBR synchronous reset is used and the EBR GSR input is disabled.
sysDSP Block
The LatticeECP-DSP family provides a sysDSP block, making it ideally suited for low cost, high performance Digital
Signal Processing (DSP) applications. Typical functions used in these applications are Finite Impulse Response
(FIR) filters; Fast Fourier Transforms (FFT) functions, correlators, Reed-Solomon/Turbo/Convolution encoders and
Q
SET
D
LCLR
Output Data
Latches
Memory Core
Port A[17:0]
Q
SET
D
Port B[17:0]
RSTB
GSRN
Programmable Disable
RSTA
LCLR
Reset
Clock
Enable
相關(guān)PDF資料
PDF描述
SWT40-525 PWR SUP 40W +5 +12 -5V TRIPL OUT
RSM06DSEN-S13 CONN EDGECARD 12POS .156 EXTEND
RSM06DSEH-S13 CONN EDGECARD 12POS .156 EXTEND
GEM10DSEF-S13 CONN EDGECARD 20POS .156 EXTEND
SWT40-522 PWR SUP 40W +5 +12 -12V TRIPLE
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
LFEC3E-3QN208I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 145 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFEC3E-3T100C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFEC3E-3T100CES 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1 LUT 67 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFEC3E-3T100I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 67 IO 1.2V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFEC3E-3T100IES 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1 LUT 67 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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