Figure 2-29. Output Register Block Figure 2-30. ODDRXB Primitive Tristate Register Blo" />
參數(shù)資料
型號(hào)： LFECP6E-3TN144C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 85/163頁
文件大?。?/td> 0K
描述： IC FPGA 6.1KLUTS 97I/O 144-TQFP
標(biāo)準(zhǔn)包裝： 60
系列： ECP
邏輯元件/單元數(shù)： 6100
RAM 位總計(jì)： 94208
輸入/輸出數(shù)： 97
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
2-25
Architecture
LatticeECP/EC Family Data Sheet
Figure 2-29. Output Register Block
Figure 2-30. ODDRXB Primitive
Tristate Register Block
The tristate register block provides the ability to register tri-state control signals from the core of the device before
they are passed to the sysI/O buffers. The block contains a register for SDR operation and an additional latch for
DDR operation. Figure 2-31 shows the diagram of the Tristate Register Block.
In SDR mode, ONEG1 feeds one of the flip-flops that then feeds the output. The flip-flop can be configured a D-
type or latch. In DDR mode, ONEG1 is fed into one register on the positive edge of the clock and OPOS1 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).
D
Q
D
Q
D-Type
ONEG0
From
Routing
CLK1
Programmed
Control
DO
Latch
LE*
*Latch is transparent when input is low.
OPOS0
OUTDDN
/LATCH
0
1
0
1
To sysIO
Buffer
ODDRXB
LSR
Q
DB
CLK
DA
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PDF描述
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參數(shù)描述
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