參數(shù)資料
型號： LFXP6C-5F256C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 302/397頁
文件大?。?/td> 0K
描述： IC FPGA 5.8KLUTS 188I/O 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計： 73728
輸入/輸出數(shù)： 188
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-10
Feedback path:
Name
Fanout
Delay (ns)
Site
Resource
NCLK_DEL
---
0.385
LLHPPLL.CLKIN to
LLHPPLL.NCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
136
2.886
LLHPPLL.NCLK to
LLHPPLL.FB pll_nclk
--------
3.271
(11.8% logic, 88.2% route), 1 logic levels.
Report:
0.260ns is the minimum offset for this preference.
From the Hold Report below, which was run for MIN conditions:
tPD = 0.0 ns
tFDH = -1.609 ns
tFPGA_CLK (min) = 3.144 - 1.905 = 1.239 ns
===============================================================
Preference: INPUT_SETUP PORT “ddr_dq_*” 2.000000 ns CLKNET “pll_nclk” ;
32 items scored, 0 timing errors detected.
---------------------------------------------------------------------------------------------
---------------
Passed:
The following path meets requirements by 0.370ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
Port
Pad
ddr_dq_31
Destination:
IO-FF In
Data in
U1_ddrct_np_o4_1_008/U3_databusif/ddr_dqoeZ0Z_31
(to pll_nclk +)
Data Path Delay:
0.000ns
(0.0% logic, 0.0% route), 0 logic levels.
Clock Path Delay:
3.144ns
(25.7% logic, 74.3% route), 2 logic levels.
Constraint Details:
0.000ns delay ddr_dq_31 to ddr_dq_31 plus
0.000ns hold offset ddr_dq_31 to clk (totaling 0.000ns) meets
3.144ns delay clk to ddr_dq_31 plus
1.905ns feedback compensation less
-1.609ns INREG_HLD requirement (totaling -0.370ns) by 0.370ns
Physical Path Details:
Data path ddr_dq_31 to ddr_dq_31:
Name
Fanout
Delay (ns)
Site
Resource
--------
0.000
(0.0% logic, 0.0% route), 0 logic levels.
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PDF描述
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HSC49DREN-S93 CONN EDGECARD 98POS .100 EYELET
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