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參數(shù)資料
| 型號： | LSIFC919 |
| 英文描述： | LSIFC919 Single Channel Fibre Channel I/O Processor technical manual v2.0 10/01 |
| 中文描述： | LSIFC919單通道光纖通道I / O處理器技術手冊2.0 10/01 |
| 文件頁數(shù)： | 66/144頁 |
| 文件大小： | 1496K |
| 代理商： | LSIFC919 |
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5-10
Registers
MA
Master Abort (Read/Write)
This bit should be set by a master device whenever its
transaction (except for Special Cycle) is terminated with
a master abort. All master devices should implement this
bit.
29
RTA
Received Target Abort (Read/Write)
This bit should be set by a master device whenever its
transaction is terminated with a target abort. All master
devices should implement this bit.
28
R
Reserved (Read/Write)
Reserved for future use.
27
DevSEL/Tim
DevSEL/ Timing (Read/Write)
These bits encode the timing of DEVSEL/. These are
encoded as:
[26:25]
These bits are read only and should indicate the slowest
time that a device asserts DEVSEL/ for any bus
command except Configuration Read and Configuration
Write. In the LSIFC909, 0b01 is supported.
DPR
Data Parity Reported (Read/Write)
This bit is set when the following three conditions are
met:
24
1. The bus agent asserted PERR/ itself or observed
PERR/ asserted;
2. The agent setting this bit acted as the bus master for
the operation in which the error occurred;
3. The Parity Error Response bit in the
Command
register is set.
R
Reserved (Read/Write)
Reserved for future use.
[23:9]
0b00
0b01
0b10
0b11
fast
medium
slow
reserved
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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