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參數(shù)資料
| 型號(hào)： | LTC2158IUP-14#TRPBF |
| 廠商： | Linear Technology |
| 文件頁數(shù)： | 7/28頁 |
| 文件大小： | 0K |
| 描述： | IC ADC DUAL 14BIT 310M 64-QFN |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 位數(shù)： | 14 |
| 采樣率（每秒）： | 310M |
| 數(shù)據(jù)接口： | 并聯(lián)，串行，SPI |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 功率耗散（最大）： | 873mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-WFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 64-QFN（9x9） |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 2 個(gè)差分 |
| 配用： | DC1371A-ND - BOARD USB DATA ACQUISITION HS |
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215814f
LTC2158-14
applicaTions inForMaTion
Clock Duty Cycle Stabilizer
For good performance the encode signal should have a
50% (±5%) duty cycle. If the optional clock duty cycle
stabilizer circuit is enabled, the encode duty cycle can
vary from 30% to 70% and the duty cycle stabilizer will
maintainaconstant50%internaldutycycle.Thedutycycle
stabilizer is enabled via SPI Register A2 (see Table 3) or
by CS in parallel programming mode.
Forapplicationswherethesamplerateneedstobechanged
quickly, the clock duty cycle stabilizer can be disabled. In
this case, care should be taken to make the clock a 50%
(±5%) duty cycle.
DIGITAL OUTPUTS
The digital outputs are double data rate LVDS signals. Two
data bits are multiplexed and output on each differential
Figure 9. Sinusoidal Encode Drive
output pair. There are seven LVDS output pairs for channel
A (DA0_1+/DA0_1– through DA12_13–/DA12_13+) and
seven pairs for channel B (DB0_1+/DB0_1– through
DB12_13–/DB12_13+). Overflow (OF+/OF–) and the data
output clock (CLKOUT+/CLKOUT–) each have an LVDS
output pair. Note that overflow for both channels is mul-
tiplexed onto the OF+/OF– output pair.
By default the outputs are standard LVDS levels: 3.5mA
output current and a 1.25V output common mode volt-
age. An external 100 differential termination resistor
is required for each LVDS output pair. The termination
resistors should be located as close as possible to the
LVDS receiver.
The outputs are powered by OVDD and OGND which are
isolated from the A/D core power and ground.
LTC2158-14
VDD
215814 F09
1.2V
10k
50
100
50
0.1F
T1: MACOM
ETC1-1-13
Figure 10. PECL or LVDS Encode Drive
VDD
LTC2158-14
PECL OR
LVDS INPUT
215814 F10
1.2V
10k
100
0.1F
ENC+
ENC–
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LTC2172IUKG-14#TRPBF | IC ADC 14BIT SER/PAR 65M 52-QFN |
| LTC2175IUKG-14#TRPBF | IC ADC 14BIT 125MSPS QUAD 52QFN |
| LTC2202IUK#TRPBF | IC ADC 16-BIT 10MSPS 48-QFN |
| LTC2205IUK-14#PBF | IC ADC 14BIT 65MSPS 48-QFN |
| LTC2207IUK-14#PBF | IC ADC 14BIT 105MSPS 48-QFN |
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參數(shù)描述 |
|---|---|
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