參數(shù)資料
型號(hào)： M1AFS250-FPQ208
元件分類： FPGA
英文描述： FPGA, 250000 GATES, PQFP208
封裝： 0.50 MM PITCH, PQFP-208
文件頁(yè)數(shù)： 24/318頁(yè)
文件大?。?/td> 10129K
代理商： M1AFS250-FPQ208
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Fusion Device Family Overview
1- 8
Prel i minary v1 .7
The crystal oscillator supports the following operating modes:
Crystal (32.768 kHz to 20 MHz)
Ceramic (500 kHz to 8 MHz)
RC (32.768 kHz to 4 MHz)
Each VersaTile input and output port has access to nine VersaNets: six main and three quadrant
global networks. The VersaNets can be driven by the CCC or directly accessed from the core via
MUXes. The VersaNets can be used to distribute low-skew clock signals or for rapid distribution of
high-fanout nets.
Digital I/Os with Advanced I/O Standards
The Fusion family of FPGAs features a flexible digital I/O structure, supporting a range of voltages
(1.5 V, 1.8 V, 2.5 V, and 3.3 V). Fusion FPGAs support many different digital I/O standards, both
single-ended and differential.
The I/Os are organized into banks, with four or five banks per device. The configuration of these
banks determines the I/O standards supported. The banks along the east and west sides of the
device support the full range of I/O standards (single-ended and differential). The south bank
supports the Analog Quads (analog I/O). In the family's two smaller devices, the north bank
supports multiple single-ended digital I/O standards. In the family’s larger devices, the north bank is
divided into two banks of digital Pro I/Os, supporting a wide variety of single-ended, differential,
and voltage-referenced I/O standards.
Each I/O module contains several input, output, and enable registers. These registers allow the
implementation of the following applications:
Single-Data-Rate (SDR) applications
Double-Data-Rate (DDR) applications—DDR LVDS I/O for chip-to-chip communications
Fusion banks support LVPECL, LVDS, BLVDS, and M-LVDS with 20 multi-drop points.
VersaTiles
The Fusion core consists of VersaTiles, which are also used in the successful Actel ProASIC3 family.
The Fusion VersaTile supports the following:
All 3-input logic functions—LUT-3 equivalent
Latch with clear or set
D-flip-flop with clear or set and optional enable
Refer to Figure 1-2 for the VersaTile configuration arrangement.
Figure 1-2 VersaTile Configurations
X1
Y
X2
X3
LUT-3
Data
Y
CLK
Enable
CLR
D-FFE
Data
Y
CLK
CLR
D-FF
LUT-3 Equivalent
D-Flip-Flop with Clear or Set
Enable D-Flip-Flop with Clear or Set
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PDF描述
M1AFS250-FPQG208 FPGA, 250000 GATES, PQFP208
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M1AFS250-FQNG180 FPGA, 250000 GATES, PBCC180
M20-1051700 34 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET
M20-1051800 36 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET
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