參數(shù)資料
型號(hào)： M4A3-192/96-6FAC
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 5/62頁(yè)
文件大?。?/td> 0K
描述： IC CPLD ISP 4A 192MC 144FPBGA
標(biāo)準(zhǔn)包裝： 160
系列： ispMACH® 4A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 6.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
宏單元數(shù)： 192
輸入/輸出數(shù)： 96
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 144-BGA
供應(yīng)商設(shè)備封裝： 144-FPBGA（13x13）
包裝： 托盤(pán)
ispMACH 4A Family
13
A reset/preset swapping feature in each macrocell allows for reset and preset to be exchanged, providing
flexibility. In asynchronous mode (Figure 8), a single individual product term is provided for initialization.
It can be selected to control reset or preset.
Note that the reset/preset swapping selection feature effects power-up reset as well. The initialization
functionality of the flip-flops is illustrated in Table 9. The macrocell sends its data to the output switch
matrix and the input switch matrix. The output switch matrix can route this data to an output if so desired.
The input switch matrix can send the signal back to the central switch matrix as feedback.
Note:
1. Transparent latch is unaffected by AR, AP
Table 9. Asynchronous Reset/Preset Operation
AR
AP
CLK/LE1
Q+
0
X
See Table 8
01X1
10X0
11X0
Power-Up
Reset
AP
D/L/T
AR
Q
Individual
Reset
Product Term
a. Reset
Power-Up
Preset
AP
D/L/T
AR
Q
Individual
Preset
Product Term
b. Preset
17466G-014
17466G-015
Figure 8. Asynchronous Mode Initialization Congurations
相關(guān)PDF資料
PDF描述
T491D226K035AT CAP TANT 22UF 35V 10% 2917
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GQM2195C2E6R8CB12D CAP CER 6.8PF 250V NP0 0805
GCM02DSUN CONN EDGECARD 4POS DIP .156 SLD
LC5512MB-75FN256I IC CPLD 512MACROCELLS 256FPBGA
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