- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377835 > M7040N (意法半導(dǎo)體) 64K x 72-bit Entry NETWORK PACKET SEARCH ENGINE PDF資料下載
參數(shù)資料
| 型號： | M7040N |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 64K x 72-bit Entry NETWORK PACKET SEARCH ENGINE |
| 中文描述： | 64K的× 72位的網(wǎng)絡(luò)數(shù)據(jù)包進(jìn)入搜索引擎 |
| 文件頁數(shù)： | 138/159頁 |
| 文件大?。?/td> | 1088K |
| 代理商： | M7040N |
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M7040N
138/159
SRAM WRITE with a Table of One Device
SRAM WRITE enables WRITE access to the off-
chip SRAM that contains associative data. The la-
tency from the second cycle of the WRITE Instruc-
tion to the address appearing on the SRAM Bus is
the same as the latency of the SEARCH Instruc-
tion, and will depend on the TLSZ value parameter
programmed in the device configuration register.
The following explains the SRAM WRITE opera-
tion accomplished with a table of only one device
of the following parameters: TLSZ = 00, HLAT =
000, LRAM = 1, and LDEV = 1. Figure 103, page
139 shows the timing diagram.
For the following description the selected device
refers to the only device in the table as it is the only
device that will be accessed.
–
Cycle 1A:
The host ASIC applies the WRITE In-
struction on CMD[1:0] using CMDV = 1. The DQ
Bus supplies the address with DQ[20:19] set to
'10' to select the SRAM address. The host ASIC
selects the device for which the ID[4:0] matches
the DQ[25:21] lines. The host ASIC also sup-
plies SADR[23:21] on CMD[8:6] in this cycle.
Note:
CMD[2] must be set to '0' for SRAM
WRITE because Burst WRITEs into the SRAM
are not supported.
–
Cycle 1B:
The host ASIC continues to apply the
WRITE
Instruction
CMDV = 1. The DQ Bus supplies the address
with DQ[20:19] set to '10' to select the SRAM
address.
Note:
CMD[2] must be set to '0' for SRAM
WRITE because Burst WRITEs into the SRAM
are not supported.
–
Cycle 2:
The host ASIC continues to drive
DQ[71:0]. The data in this cycle is not used by
the M7040N device.
–
Cycle 3:
The host ASIC continues to drive
DQ[71:0]. The data in this cycle is not used by
the M7040N device.
At the end of Cycle 3, a new command can begin.
The WRITE is a pipelined operation. The WRITE
Cycle appears at the SRAM Bus, however, with
the same latency as that of a SEARCH Instruction,
as measured from the second cycle of the WRITE
command.
on
CMD[1:0],
using
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M7040N-066ZA1T | CAP 0.01PF 50V 10% X7R AXIAL BULK P-MIL-PRF-39014 |
| M7040N-083ZA1T | CAP 5600PF 100V 10% X7R AXIAL BULK P-MIL-PRF-39014 |
| M7040N-100ZA1T | 64K x 72-bit Entry NETWORK PACKET SEARCH ENGINE |
| M708 | PCM REMOTE CONTROL TRANSMITTER |
| M708A | PCM REMOTE CONTROL TRANSMITTER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M7040N-066ZA1T | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:64K x 72-bit Entry NETWORK PACKET SEARCH ENGINE |
| M7040N-083ZA1T | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:64K x 72-bit Entry NETWORK PACKET SEARCH ENGINE |
| M7040N-100ZA1T | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:64K x 72-bit Entry NETWORK PACKET SEARCH ENGINE |
| M7041 | 制造商:Tamura Corporation of America 功能描述: |
| M7045 | 制造商:Tamura Corporation of America 功能描述: |
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