參數(shù)資料
型號(hào)： M7A3P400-FFG256
元件分類： FPGA
英文描述： FPGA, 400000 GATES, 350 MHz, PBGA256
封裝： 1 MM PITCH, FBGA-256
文件頁(yè)數(shù)： 50/246頁(yè)
文件大?。?/td> 3010K
代理商： M7A3P400-FFG256
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ProASIC3 Flash Family FPGAs
v2.1
3-73
Global Tree Timing Characteristics
Global clock delays include the central rib delay, the spine delay, and the row delay. Delays do not include I/O input
buffer clock delays, as these are I/O standard–dependent, and the clock may be driven and conditioned internally by
the CCC module. For more details on clock conditioning capabilities, refer to the "Clock Conditioning Circuits" section
on page 2-15. Table 3-95 to Table 3-100 on page 3-76 present minimum and maximum global clock delays within each
device. Minimum and maximum delays are measured with minimum and maximum loading.
Timing Characteristics
Table 3-94 A3P030 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
–2
–1
Std.
–F
Units
Min.1 Max.2 Min.1 Max.2 Min.1 Max.2 Min.1 Max.2
tRCKL
Input LOW Delay for Global Clock
0.67
0.81
0.76
0.92
0.89
1.09
1.07
1.31
ns
tRCKH
Input HIGH Delay for Global Clock
0.68
0.85
0.77
0.97
0.91
1.14
1.09
1.37
ns
tRCKMPWH
Minimum Pulse Width HIGH for Global
Clock
ns
tRCKMPWL
Minimum Pulse Width LOW for Global
Clock
ns
tRCKSW
Maximum Skew for Global Clock
0.18
0.21
0.24
0.29
ns
FRMAX
Maximum Frequency for Global Clock
MHz
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element, located in a
lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully loaded row
(all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage supply levels, refer to Table 3-6 on page 3-5 for derating values.
Table 3-95 A3P060 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
–2
–1
Std.
–F
Units
Min.1 Max.2 Min.1 Max.2 Min.1 Max.2 Min.1 Max.2
tRCKL
Input LOW Delay for Global Clock
0.71
0.93
0.81
1.05
0.95
1.24
1.14
1.49
ns
tRCKH
Input HIGH Delay for Global Clock
0.70
0.96
0.80
1.09
0.94
1.28
1.13
1.54
ns
tRCKMPWH
Minimum Pulse Width HIGH for Global
Clock
ns
tRCKMPWL
Minimum Pulse Width LOW for Global
Clock
ns
tRCKSW
Maximum Skew for Global Clock
0.26
0.29
0.34
0.41
ns
FRMAX
Maximum Frequency for Global Clock
MHz
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element, located in a
lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully loaded row
(all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage supply levels, refer to Table 3-6 on page 3-5 for derating values.
相關(guān)PDF資料
PDF描述
M7A3P400-FFG484 FPGA, 400000 GATES, 350 MHz, PBGA484
M7A3P400-FFGG144 FPGA, 400000 GATES, 350 MHz, PBGA144
M7A3P400-FFGG256 FPGA, 400000 GATES, 350 MHz, PBGA256
M7A3P400-FFGG484 FPGA, 400000 GATES, 350 MHz, PBGA484
M7A3P400-FG144I FPGA, 400000 GATES, 350 MHz, PBGA144
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參數(shù)描述
M7A5 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MEDIUM CURRENT SILICON RECTIFIERS
M7A9 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MEDIUM CURRENT SILICON RECTIFIERS
M7AFS600-1FG256 制造商:Microsemi Corporation 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays
M7AFS600-1FG256ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs
M7AFS600-1FG256I 制造商:Microsemi Corporation 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays
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