參數(shù)資料
型號： MB81V4265S-70
廠商： Fujitsu Limited
英文描述： CMOS 256K ×16 BIT Hyper Page Mode Dynamic RAM(CMOS 256K ×16位超級頁面存取模式動(dòng)態(tài)RAM)
中文描述： 的CMOS 256K × 16位的超頁模式動(dòng)態(tài)RAM的CMOS（256K × 16位超級頁面存取模式動(dòng)態(tài)內(nèi)存）
文件頁數(shù)： 17/29頁
文件大?。?/td> 377K
代理商： MB81V4265S-70
17
MB81V4265S-60/-70
LCAS
or
UCAS
Fig. 10 – HYPER PAGE MODE READ CYCLE (OE = “H” or “L”)
V
IH
V
IL
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
A
0
to A
8
WE
DQ
(Input)
V
OH
V
OL
DQ
(Output)
DESCRIPTION
The hyper page mode of operation permits faster successive memory operations at multiple column locations of the same row
address.
This operation is performed by strobing in the row address and maintaining RAS at a Low level and WE at a High level during all
successive memory cycles in which the row address is latched. The access time is determined by t
CAC
, t
AA
, t
CPA
, or t
OEA
, whichever
one is the latest in occurring.
V
IH
V
IL
OE
t
RASP
t
ASC
t
RCS
t
RHCP
“H” or “L”
t
RP
t
RCD
t
CAS
t
RSH
t
HPC
t
CAS
t
CAS
t
CP
t
CAH
t
CAH
t
RAH
t
ASC
t
RRH
t
CAH
t
ASC
t
RCH
Valid Data
t
RAD
t
CSH
t
RAL
t
OFR
t
OFF
t
OH
t
OEZ
t
OED
During one cycle is achieved, the input/output timing apply the same manner as the former cycle.
t
OH
t
OH
t
CPA
t
CAC
t
ON
t
OEP
t
OH
t
OECH
t
OEZ
t
ON
t
OEZ
t
OH
t
OECH
t
OEP
t
OEA
t
DZO
t
ON
t
CP
t
CAL
t
CDD
t
COL
t
COL
t
COL
t
AR
t
AA
t
CAC
t
AA
t
CPA
t
AA
t
RAC
t
CAC
t
OEA
t
OEA
HIGH-Z
t
CRP
t
ASR
t
DZC
HIGH-Z
t
RDD
HIGH-Z
ROW
ADD
COL
ADD
COL
ADD
COL
ADD
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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MB82101BBN 制造商:MURATA 制造商全稱:Murata Manufacturing Co., Ltd. 功能描述:HIGH FREQUENCY CERAMIC CAPACITORS
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