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參數(shù)資料
| 型號： | MB89P195AP-201 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 4.2 MHz, MICROCONTROLLER, PDIP28 |
| 封裝： | 0.600 INCH, 0.100 INCH PITCH, PLASTIC, DIP-28 |
| 文件頁數(shù)： | 195/256頁 |
| 文件大?。?/td> | 1811K |
| 代理商： | MB89P195AP-201 |
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MB89190/190A series
Chapter 3 CPU
3-11
Fig. 3.2.1b Changes of Carry Flag caused by Shift Instruction
Check:
The condition code register is part of the program status (PS) and the condition code register
alone cannot be accessed independently.
Remark:
When a flag is used, its bit is rarely extracted for direct use. Normally, it is used indirectly
using the branch instruction (such as BNZ) or the decimal-correction instruction (DAA, DAS).
The initial value is undefined after a flag reset.
T Bits controlling reception of interrupts
Interrupt enable flag (I)
When this flag is 1, the interrupt is enabled and the CPU accepts the interrupt. When the flag is 0, the
interrupt is disabled and the CPU rejects the interrupt. The initial value is 0 after reset. Normally, the
flag is set to 1 by the SETI instruction, and cleared to 0 by the CLRI instruction.
Interrupt level bit (IL1, 0)
This bit indicates the interrupt level currently accepted by CPU, and is compared with the value of the
interrupt level setting registers (ILR1 to 3) set according to the interrupt requests (IRQ0 to IRQB) for
each resource.
The CPU performs interrupt processing only when the interrupt enable flag indicates the enabled state
(I = 1) and an interrupt request with an interrupt level smaller than the value indicated by this bit is
issued. The priority of the interrupt level is shown in
Table 3.2.1. The initial value is 11B after a reset.
Table 3-2-1 Interrupt Level
IL1
IL0
Interrupt Level
Priority
00
High
01
1
10
2
1
3
Low
Remark:
While the CPU is not performing interrupt processing (executing main program), the
interrupt level bits (IL1, 0) are usually 11B.
Reference:
For details of interrupts, see
Section 3.4.
For left shift (ROLC)
For right shift (RORC)
Bit 7
Bit 0
Bit 7
Bit 0
C
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PDF描述 |
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