參數(shù)資料
型號(hào)： MC3S12XEP100J1VAAR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80
封裝： PLASTIC, QFP-80
文件頁數(shù)： 1222/1324頁
文件大?。?/td> 8453K
代理商： MC3S12XEP100J1VAAR
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Chapter 25 256 KByte Flash Module (S12XFTM256K2V1)
MC9S12XE-Family Reference Manual , Rev. 1.21
906
Freescale Semiconductor
25.3.2.6
Flash Error Conguration Register (FERCNFG)
The FERCNFG register enables the Flash error interrupts for the FERSTAT flags.
All assigned bits in the FERCNFG register are readable and writable.
1
FDFD
Force Double Bit Fault Detect — The FDFD bit allows the user to simulate a double bit fault during Flash array
read operations and check the associated interrupt routine. The FDFD bit is cleared by writing a 0 to FDFD. The
FECCR registers will not be updated during the Flash array read operation with FDFD set unless an actual
double bit fault is detected.
0 Flash array read operations will set the DFDIF ag in the FERSTAT register only if a double bit fault is detected
1 Any Flash array read operation will force the DFDIF ag in the FERSTAT register to be set (see
Section 25.3.2.7) and an interrupt will be generated as long as the DFDIE interrupt enable in the FERCNFG
register is set (see Section 25.3.2.6)
0
FSFD
Force Single Bit Fault Detect
— The FSFD bit allows the user to simulate a single bit fault during Flash array
read operations and check the associated interrupt routine. The FSFD bit is cleared by writing a 0 to FSFD. The
FECCR registers will not be updated during the Flash array read operation with FSFD set unless an actual single
bit fault is detected.
0 Flash array read operations will set the SFDIF ag in the FERSTAT register only if a single bit fault is detected
1 Flash array read operation will force the SFDIF ag in the FERSTAT register to be set (see Section 25.3.2.7)
and an interrupt will be generated as long as the SFDIE interrupt enable in the FERCNFG register is set (see
Offset Module Base + 0x0005
76543210
R
ERSERIE
PGMERIE
0
EPVIOLIE
ERSVIE1
ERSVIE0
DFDIE
SFDIE
W
Reset
00000000
= Unimplemented or Reserved
Figure 25-10. Flash Error Conguration Register (FERCNFG)
Table 25-16. FERCNFG Field Descriptions
Field
Description
7
ERSERIE
EEE Erase Error Interrupt Enable — The ERSERIE bit controls interrupt generation when a failure is detected
during an EEE erase operation.
0 ERSERIF interrupt disabled
1 An interrupt will be requested whenever the ERSERIF ag is set (see Section 25.3.2.8)
6
PGMERIE
EEE Program Error Interrupt Enable — The PGMERIE bit controls interrupt generation when a failure is
detected during an EEE program operation.
0 PGMERIF interrupt disabled
1 An interrupt will be requested whenever the PGMERIF ag is set (see Section 25.3.2.8)
4
EPVIOLIE
EEE Protection Violation Interrupt Enable — The EPVIOLIE bit controls interrupt generation when a
protection violation is detected during a write to the buffer RAM EEE partition.
0 EPVIOLIF interrupt disabled
1 An interrupt will be requested whenever the EPVIOLIF ag is set (see Section 25.3.2.8)
Table 25-15. FCNFG Field Descriptions (continued)
Field
Description
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PDF描述
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參數(shù)描述
MC3S12XEP100J1VAGR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VALR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100J1VVLR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XF512J0CLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
MC3S12XF512J0CLMR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
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