參數(shù)資料
型號: MC68HC08GP16AMBE
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 8.2 MHz, MICROCONTROLLER, PDIP42
封裝: LEAD FREE, PLASTIC, SDIP-42
文件頁數(shù): 225/258頁
文件大?。?/td> 1855K
代理商: MC68HC08GP16AMBE
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COP Control Register
MC68HC08GP32A MC68HC08GP16A Data Sheet, Rev. 1.0
Freescale Semiconductor
69
5.3.7 COPRS (COP Rate Select)
The COPRS signal reflects the state of the COP rate select bit (COPRS) in the mask option register. See
5.4 COP Control Register
The COP control register is located at address $FFFF and overlaps the reset vector. Writing any value to
$FFFF clears the COP counter and starts a new timeout period. Reading location $FFFF returns the low
byte of the reset vector.
5.5 Interrupts
The COP does not generate CPU interrupt requests.
5.6 Monitor Mode
When monitor mode is entered with VTST on the IRQ pin, the COP is disabled as long as VTST remains
on the IRQ pin or the RST pin.
5.7 Low-Power Modes
The WAIT and STOP instructions put the MCU in low power-consumption standby modes.
5.7.1 Wait Mode
The COP remains active during wait mode. If COP is enabled, a reset will occur at COP timeout.
5.7.2 Stop Mode
Stop mode turns off the CGMXCLK input to the COP and clears the COP prescaler. Service the COP
immediately before entering or after exiting stop mode to ensure a full COP timeout period after entering
or exiting stop mode.
To prevent inadvertently turning off the COP with a STOP instruction, a configuration option is available
that disables the STOP instruction. When the STOP bit in the mask option register has the STOP
instruction is disabled, execution of a STOP instruction results in an illegal opcode reset.
5.8 COP Module During Break Mode
The COP is disabled during a break interrupt when VTST is present on the RST pin.
Address: $FFFF
Bit 7
654
32
1
Bit 0
Read:
Low byte of reset vector
Write:
Clear COP counter
Reset:
Unaffected by reset
Figure 5-2. COP Control Register (COPCTL)
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PDF描述
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