參數(shù)資料
型號(hào)： MC68HC08JK8
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： Microcontrollers
中文描述： 微控制器
文件頁(yè)數(shù)： 22/386頁(yè)
文件大?。?/td> 3960K
代理商： MC68HC08JK8
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Advance Information
MC68HC08AS20
—
Rev. 4.1
22
Freescale Semiconductor
Figure
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18-14
Title
Page
Clearing SPRF When OVRF Interrupt Is Not Enabled. . . .286
SPI Interrupt Request Generation . . . . . . . . . . . . . . . . . . .289
SPRF/SPTE CPU Interrupt Timing. . . . . . . . . . . . . . . . . . .290
CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .296
SPI Control Register (SPCR) . . . . . . . . . . . . . . . . . . . . . . .298
SPI Status and Control Register (SPSCR). . . . . . . . . . . . .301
SPI Data Register (SPDR) . . . . . . . . . . . . . . . . . . . . . . . . .304
19-1
19-2
19-3
19-4
ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307
ADC Status and Control Register (ADSCR). . . . . . . . . . . .311
ADC Data Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . .314
ADC Input Clock Register (ADICLK) . . . . . . . . . . . . . . . . .314
20-1
20-2
20-3
20-4
20-5
20-6
20-7
20-8
BDLC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .320
BDLC Operating Modes State Diagram . . . . . . . . . . . . . . .322
BDLC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
BDLC Rx Digital Filter Block Diagram . . . . . . . . . . . . . . . .326
J1850 Bus Message Format (VPW). . . . . . . . . . . . . . . . . .328
J1850 VPW Symbols with Nominal Symbol Times . . . . . .332
J1850 VPW Received Passive Symbol Times. . . . . . . . . .335
J1850 VPW Received Passive EOF
and IFS Symbol Times . . . . . . . . . . . . . . . . . . . . . . . . .336
J1850 VPW Received Active Symbol Times . . . . . . . . . . .337
J1850 VPW Received BREAK Symbol Times . . . . . . . . . .338
J1850 VPW Bitwise Arbitrations. . . . . . . . . . . . . . . . . . . . .339
BDLC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .340
BDLC Protocol Handler Outline . . . . . . . . . . . . . . . . . . . . .341
BDLC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .346
BDLC Analog and Roundtrip Delay Register (BARD) . . . .346
BDLC Control Register 1 (BCR1). . . . . . . . . . . . . . . . . . . .348
BDLC Control Register 2 (BCR2). . . . . . . . . . . . . . . . . . . .351
Types of In-Frame Response (IFR) . . . . . . . . . . . . . . . . . .355
BDLC State Vector Register (BSVR) . . . . . . . . . . . . . . . . .359
BDLC Data Register (BDR) . . . . . . . . . . . . . . . . . . . . . . . .361
20-9
20-10
20-11
20-12
20-13
20-14
20-15
20-16
20-17
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20-19
20-20
21-1
21-2
21-3
SPI Master Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .372
SPI Slave Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .373
BDLC Variable Pulse Width Modulation (VPW)
Symbol Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .377
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MC68HC08JK8MDW 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Microcontrollers
MC68HC08JK8MP 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Addendum to MC68HC908JL8 Technical Data
MC68HC08JL3 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:HCMOS Microcontroller Unit
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