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參數(shù)資料
| 型號： | MC68HC11F1CPU4R2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, EEPROM, 4 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, PLASTIC, LQFP-80 |
| 文件頁數(shù)： | 4/163頁 |
| 文件大?。?/td> | 711K |
| 代理商： | MC68HC11F1CPU4R2 |
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MC68HC11F1
SERIAL PERIPHERAL INTERFACE
MOTOROLA
TECHNICAL DATA
8-3
Figure 8-2 SPI Transfer Format
8.2.1 Clock Phase and Polarity Controls
Software can select one of four combinations of serial clock phase and polarity using
two bits in the SPI control register (SPCR). The clock polarity is specified by the CPOL
control bit, which selects an active high or active low clock, and has no significant ef-
fect on the transfer format. The clock phase (CPHA) control bit selects one of two dif-
ferent transfer formats. The clock phase and polarity should be identical for the master
SPI device and the communicating slave device. In some cases, the phase and polar-
ity are changed between transfers to allow a master device to communicate with pe-
ripheral slaves having different requirements.
When CPHA equals zero, the SS line must be negated and reasserted between each
successive serial byte. Also, if the slave writes data to the SPI data register (SPDR)
while SS is low, a write collision error results.
When CPHA equals one, the SS line can remain low between successive transfers.
8.3 SPI Signals
The following paragraphs contain descriptions of the four SPI signals: master in slave
out (MISO), master out slave in (MOSI), serial clock (SCK), and slave select (SS).
Any SPI output line must have its corresponding data direction bit in DDRD register
set. If the DDR bit is clear, that line is disconnected from the SPI logic and becomes a
general-purpose input. All SPI input lines are forced to act as inputs regardless of the
state of the corresponding DDR bits in DDRD register.
2345678
1
SCK (CPOL = 1)
SCK (CPOL = 0)
SCK CYCLE #
SS (TO SLAVE)
654321
LSB
MSB
654321
LSB
SAMPLE INPUT
DATA OUT
SAMPLE INPUT
DATA OUT
(CPHA = 1)
(CPHA = 0)
SLAVE CPHA = 1 TRANSFER IN PROGRESS
MASTER TRANSFER IN PROGRESS
SLAVE CPHA = 0 TRANSFER IN PROGRESS
3
2
1
5
4
SS ASSERTED
MASTER WRITES
FIRST SCK EDGE
SPIF SET
SS NEGATED
1
2
3
4
5
TO SPDR
相關PDF資料 |
PDF描述 |
|---|---|
| MC68HC11F1CFN5 | 8-BIT, EEPROM, 5 MHz, MICROCONTROLLER, PQCC68 |
| MC68HC11F1CPU4R2 | 8-BIT, EEPROM, 4 MHz, MICROCONTROLLER, PQFP80 |
| MC68HC11F1CFN3 | 8-BIT, EEPROM, 3 MHz, MICROCONTROLLER, PQCC68 |
| MC68HC11F1CFN2 | 8-BIT, EEPROM, 2 MHz, MICROCONTROLLER, PQCC68 |
| MC68HC11F1VFN2 | 8-BIT, EEPROM, 2 MHz, MICROCONTROLLER, PQCC68 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC68HC11F1CPU5 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Technical Summary 8-Bit Microcontroller |
| MC68HC11F1CPUE5 | 制造商:Freescale Semiconductor 功能描述: |
| MC68HC11F1FB | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ROM-based high-performance microcontrollers |
| MC68HC11F1FB1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ROM-based high-performance microcontrollers |
| MC68HC11F1FB3 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ROM-based high-performance microcontrollers |
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