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參數(shù)資料
| 型號： | MC68VZ328VF33V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA144 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, MOLD ARRAY PROCESS, PLASTIC, BGA-144 |
| 文件頁數(shù)： | 33/284頁 |
| 文件大小： | 5173K |
| 代理商： | MC68VZ328VF33V |
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7-18
MC68VZ328 User’s Manual
Programming Model
7.3.4 SDRAM Power-down Register
This register controls how the SDRAM and the MC68VZ328 operate during a power-down operation. The
bit position and values are shown in the following register display. The details about the register settings
are described in Table 7-10.
SDPWDN
SDRAM Power-down Register
0x(FF)FFFC06
BIT
15
14
13
12
11
10
98
765
43
21
BIT
0
APEN
PDEN
PDTOUT[3:0]
TYPE
rw
RESET
0
00
000
00
0
0x0000
Table 7-10. SDRAM Power-down Register Description
Name
Description
Settings
APEN
Bit 15
SDRAM Active Power-down Enable—The bit is set to
make the SDRAM Chip Enable signal go low immediately
when the DRAM controller is not sending a command, writ-
ing data, or reading data with the SDRAM.
0 = APEN disabled.
1 = APEN enabled.
PDEN
Bit 14
SDRAM Precharged Power-down Enable—The bit is set
to make the SDRAM Chip Enable signal go low when the
DRAM controller is not sending a command after the
SDRAM is precharged for a certain time. The time depends
on the value in PDTOUT[3:0].
0 = PDEN disabled.
1 = PDEN enabled.
Reserved
Bits 13–12
Reserved
These bits are reserved and
should be set to 0.
PDTOUT [3:0]
Bits 11–8
SDRAM Precharged Power-down Time Out—The bit is
set to make the SDRAM Chip Enable signal go low when a
time out occurs when the PDEN bit is set. Each binary unit
represents a maximum of 128 clocks. When in power-down
mode, SDRAM can be woken by a CPU or LCD access.
See the description.
Reserved
Bits 7–0
Reserved
These bits are reserved and
should be set to 0.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68VZ328CPV33V | MICROCONTROLLER, PQFP144 |
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| MC691 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:INTEGRATED CIRCUITS |
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