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參數(shù)資料
| 型號： | MC68VZ328VF33V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PBGA144 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, MOLD ARRAY PROCESS, PLASTIC, BGA-144 |
| 文件頁數(shù)： | 83/284頁 |
| 文件大?。?/td> | 5173K |
| 代理商： | MC68VZ328VF33V |
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Status of I/O Ports During Reset
I/O Ports
10-3
Figure 10-1. I/O Port Warm Reset Timing
As shown in Figure 10-1, resets for Ports A, C–G, J, and K are triggered by the assertion of the internal
reset signal. The internal reset signal is synchronized with the first falling edge of the 32 kHz clock after
the external reset has been asserted. The resets for Ports B and M are triggered by the negation of the
internal reset pulse signal. The sequence of events (as shown in Figure 10-1) leading to the assertion of the
internal reset pulse signal are as follows:
1. The external reset signal is negated.
2. The first falling edge of 32 kHz occurs.
3. After 16 cycles of SYSCLK, the internal reset pulse, whose width is 1 SYSCLK cycle, is
generated.
Port B and Port M are designed to maintain or hold their previous states during the Reset Assertion Time
Length to support the “data retention during reset” feature of the DRAM controller. Holding the previous
states of Port B and Port M allows multiplexed DRAM control signals to remain active during the system
Reset Assertion Time Length. This feature allows the DRAM controller to maintain the refresh cycles for
DRAM during unpredictable reset time lengths, thereby preserving DRAM data after reset negation. More
details appear in Chapter 7, “DRAM Controller.”
10.2.2 Power-up Reset
The power-up reset sequence of events is the same as for a warm reset, except that the I/O states of Port B
and Port M are unknown during the Reset Assertion Time Length. Because Port B and Port M do not reset
until the negation of the internal reset pulse signal, they do not have a previous state on a power-up reset.
While preliminary testing indicates that, on power-up reset, Ports B and M are configured as inputs with
internal resistors enabled, this cannot be guaranteed. For any external device that may be sensitive to the
brief unknown states of Port B or Port M on power-up resets, it is recommended that the device be
connected to other available ports whose state can be ascertained.
External Reset
(Hardware Reset)
System Clock
(SYSCLK)
32 kHz Clock
Internal Reset
Pulse
Ports A, C, D, E,
F, G, J, & K
Ports B & M
External Reset Time Length
16 SYSCLK Cycles
Default State
Reset Assertion Time Length
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68VZ328CPV33V | MICROCONTROLLER, PQFP144 |
| MC88200RC25 | 32-BIT, MEMORY MANAGEMENT UNIT, CPGA180 |
| MC8DE16G5APP-0XA | FLASH MEMORY DRIVE CONTROLLER, PQFP |
| MCAQE32G8APP-0XA | FLASH MEMORY DRIVE CONTROLLER, PQFP |
| MC908AZ32AVFU | 8-BIT, FLASH, 8.4 MHz, MICROCONTROLLER, PQFP64 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68VZ328VP | 功能描述:IC MPU 32BIT 144-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點(diǎn):- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤 |
| MC68VZ328VPR2 | 功能描述:IC MPU 32BIT 144-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標(biāo)準(zhǔn)包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點(diǎn):- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤 |
| MC690 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:INTEGRATED CIRCUITS |
| MC691 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:INTEGRATED CIRCUITS |
| MC693 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:INTEGRATED CIRCUITS |
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