參數資料
型號： MC908AS60ACFUE
廠商： Freescale Semiconductor
文件頁數： 133/414頁
文件大?。?/td> 0K
描述： IC MCU 60K FLASH 8.4MHZ 64-QFP
標準包裝： 84
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8.4MHz
連通性： CAN，SCI，SPI
外圍設備： LVD，POR，PWM
輸入/輸出數： 52
程序存儲器容量： 60KB（60K x 8）
程序存儲器類型： 閃存
EEPROM 大小： 1K x 8
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
數據轉換器： A/D 15x8b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-QFP
包裝： 托盤
產品目錄頁面： 726 (CN2011-ZH PDF)
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Serial Peripheral Interface (SPI)
MC68HC908AZ60A MC68HC908AS60A MC68HC908AS60E Data Sheet, Rev. 6
218
Freescale Semiconductor
19.9 Resetting the SPI
Any system reset completely resets the SPI. Partial reset occurs whenever the SPI enable bit (SPE) is
low. Whenever SPE is low, the following occurs:
The SPTE flag is set.
Any transmission currently in progress is aborted.
The shift register is cleared.
The SPI state counter is cleared, making it ready for a new complete transmission.
All the SPI port logic is defaulted back to being general-purpose I/O.
The following additional items are reset only by a system reset:
All control bits in the SPCR register
All control bits in the SPSCR register (MODFEN, ERRIE, SPR1, and SPR0)
The status flags SPRF, OVRF, and MODF
By not resetting the control bits when SPE is low, the user can clear SPE between transmissions without
having to reset all control bits when SPE is set back to high for the next transmission.
By not resetting the SPRF, OVRF, and MODF flags, the user can still service these interrupts after the
SPI has been disabled. The user can disable the SPI by writing 0 to the SPE bit. The SPI also can be
disabled by a mode fault occurring in an SPI that was configured as a master with the MODFEN bit set.
19.10 Low-Power Modes
The WAIT and STOP instructions put the MCU in low power- consumption standby modes.
19.10.1 Wait Mode
The SPI module remains active after the execution of a WAIT instruction. In wait mode, the SPI module
registers are not accessible by the CPU. Any enabled CPU interrupt request from the SPI module can
bring the MCU out of wait mode.
If SPI module functions are not required during wait mode, reduce power consumption by disabling the
SPI module before executing the WAIT instruction.
To exit wait mode when an overflow condition occurs, enable the OVRF bit to generate CPU interrupt
requests by setting the error interrupt enable bit (ERRIE). (See 19.7 Interrupts).
19.10.2 Stop Mode
The SPI module is inactive after the execution of a STOP instruction. The STOP instruction does not
affect register conditions. SPI operation resumes after the MCU exits stop mode. If stop mode is exited
by reset, any transfer in progress is aborted and the SPI is reset.
19.11 SPI During Break Interrupts
The system integration module (SIM) controls whether status bits in other modules can be cleared during
the break state. The BCFE bit in the SIM break flag control register (SBFCR, $FE03) enables software to
clear status bits during the break state. (See 9.7.3 SIM Break Flag Control Register).
To allow software to clear status bits during a break interrupt, write a logic 1 to the BCFE bit. If a status
bit is cleared during the break state, it remains cleared when the MCU exits the break state.
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