參數(shù)資料
型號(hào)： MC908AS60ACFUE
廠商： Freescale Semiconductor
文件頁數(shù)： 43/414頁
文件大?。?/td> 0K
描述： IC MCU 60K FLASH 8.4MHZ 64-QFP
標(biāo)準(zhǔn)包裝： 84
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8.4MHz
連通性： CAN，SCI，SPI
外圍設(shè)備： LVD，POR，PWM
輸入/輸出數(shù)： 52
程序存儲(chǔ)器容量： 60KB（60K x 8）
程序存儲(chǔ)器類型： 閃存
EEPROM 大?。?/td> 1K x 8
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 15x8b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-QFP
包裝： 托盤
產(chǎn)品目錄頁面： 726 (CN2011-ZH PDF)
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CGM Registers
MC68HC908AZ60A MC68HC908AS60A MC68HC908AS60E Data Sheet, Rev. 6
Freescale Semiconductor
137
it may take up to three CGMXCLK and three CGMVCLK cycles to complete the transition from one
source clock to the other. During the transition, CGMOUT is held in stasis. See 10.3.3 Base Clock
Selector Circuit. Reset and the STOP instruction clear the BCS bit.
1 = CGMVCLK divided by two drives CGMOUT
0 = CGMXCLK divided by two drives CGMOUT
NOTE
PLLON and BCS have built-in protection that prevents the base clock
selector circuit from selecting the VCO clock as the source of the base clock
if the PLL is off. Therefore, PLLON cannot be cleared when BCS is set, and
BCS cannot be set when PLLON is clear. If the PLL is off (PLLON = 0),
selecting CGMVCLK requires two writes to the PLL control register. See
PCTL3–PCTL0 — Unimplemented
These bits provide no function and always read as logic 1s.
10.5.2 PLL Bandwidth Control Register
The PLL bandwidth control register:
Selects automatic or manual (software-controlled) bandwidth control mode
Indicates when the PLL is locked
In automatic bandwidth control mode, indicates when the PLL is in acquisition or tracking mode
In manual operation, forces the PLL into acquisition or tracking mode
AUTO — Automatic Bandwidth Control Bit
This read/write bit selects automatic or manual bandwidth control. When initializing the PLL for manual
operation (AUTO = 0), clear the ACQ bit before turning on the PLL. Reset clears the AUTO bit.
1 = Automatic bandwidth control
0 = Manual bandwidth control
LOCK — Lock Indicator Bit
When the AUTO bit is set, LOCK is a read-only bit that becomes set when the VCO clock, CGMVCLK,
is locked (running at the programmed frequency). When the AUTO bit is clear, LOCK reads as logic 0
and has no meaning. Reset clears the LOCK bit.
1 = VCO frequency correct or locked
0 = VCO frequency incorrect or unlocked
ACQ — Acquisition Mode Bit
When the AUTO bit is set, ACQ is a read-only bit that indicates whether the PLL is in acquisition mode
or tracking mode. When the AUTO bit is clear, ACQ is a read/write bit that controls whether the PLL is
in acquisition or tracking mode.
Address:
$001D
Bit 7
654321
Bit 0
Read:
AUTO
LOCK
ACQ
XLD
0000
Write:
Reset:
00000000
= Unimplemented
Figure 10-5. PLL Bandwidth Control Register (PBWC)
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PDF描述
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