參數(shù)資料
型號: MC908JL16CDWE
廠商: Freescale Semiconductor
文件頁數(shù): 32/230頁
文件大?。?/td> 0K
描述: IC MCU 16K FLASH 8MHZ 28-SOIC
標(biāo)準(zhǔn)包裝: 26
系列: HC08
核心處理器: HC08
芯體尺寸: 8-位
速度: 8MHz
連通性: I²C,SCI
外圍設(shè)備: LED,LVD,POR,PWM
輸入/輸出數(shù): 23
程序存儲器容量: 16KB(16K x 8)
程序存儲器類型: 閃存
RAM 容量: 512 x 8
電壓 - 電源 (Vcc/Vdd): 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器: A/D 12x10b
振蕩器型: 內(nèi)部
工作溫度: -40°C ~ 85°C
封裝/外殼: 28-SOIC(0.295",7.50mm 寬)
包裝: 管件
產(chǎn)品目錄頁面: 724 (CN2011-ZH PDF)
配用: DEMO908JL16E-ND - BOARD DEMO FOR MC908JL16
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Functional Description
MC68HC908JL16 Data Sheet, Rev. 1.1
Freescale Semiconductor
127
The maximum total conversion time for a single conversion or the first conversion in continuous
conversion mode is determined by the clock source chosen and the divide ratio selected. The clock
source is selectable by the ADICLK and ACLKEN bits, and the divide ratio is specified by the ADIV bits.
For example, if the alternate clock source is 16 MHz and is selected as the input clock source, the input
clock divide-by-8 ratio is selected and the bus frequency is 4 MHz, then the conversion time for a single
10-bit conversion is:
NOTE
The ADCK frequency must be between fADCK minimum and fADCK
maximum to meet A/D specifications.
9.3.4 Sources of Error
Several sources of error exist for ADC conversions. These are discussed in the following sections.
9.3.4.1 Sampling Error
For proper conversions, the input must be sampled long enough to achieve the proper accuracy. Given
the maximum input resistance of approximately 15 k
and input capacitance of approximately 10 pF,
sampling to within
1/4LSB (at 10-bit resolution) can be achieved within the minimum sample window (3.5 cycles / 2 MHz
maximum ADCK frequency) provided the resistance of the external analog source (RAS) is kept below 10
k
. Higher source resistances or higher-accuracy sampling is possible by setting ADLSMP (to increase
the sample window to 23.5 cycles) or decreasing ADCK frequency to increase sample time.
9.3.4.2 Pin Leakage Error
Leakage on the I/O pins can cause conversion error if the external analog source resistance (RAS) is high.
If this error cannot be tolerated by the application, keep RAS lower than VADVIN / (4096*ILeak) for less than
1/4LSB leakage error (at 10-bit resolution).
9.3.4.3 Noise-Induced Errors
System noise which occurs during the sample or conversion process can affect the accuracy of the
conversion. The ADC10 accuracy numbers are guaranteed as specified only if the following conditions
are met:
There is a 0.1
F low-ESR capacitor from V
REFH to VREFL (if available).
There is a 0.1
F low-ESR capacitor from V
DDA to VSSA (if available).
If inductive isolation is used from the primary supply, an additional 1
F capacitor is placed from
VDDA to VSSA (if available).
VSSA and VREFL (if available) is connected to VSS at a quiet point in the ground plane.
The MCU is placed in wait mode immediately after initiating the conversion (next instruction after
write to ADCSC).
There is no I/O switching, input or output, on the MCU during the conversion.
21 ADCK cycles
Maximum Conversion time =
16 MHz/8
Number of bus cycles = 11.25
s x 4 MHz = 45 cycles
3 bus cycles
4 MHz
+
= 11.25
s
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