參數(shù)資料
型號： MC9328MX21CVK
廠商： Freescale Semiconductor
文件頁數(shù)： 51/100頁
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描述： IC MCU I.MX21 266MHZ 289-MAPBGA
標(biāo)準(zhǔn)包裝： 152
系列： i.MX21
核心處理器： ARM9
芯體尺寸： 32-位
速度： 266MHz
連通性： 1 線，EBI/EMI，I²C，IrDA，MMC，智能卡，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 192
程序存儲器類型： ROMless
電壓 - 電源 (Vcc/Vdd)： 1.45 V ~ 3.3 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 289-LFBGA
包裝： 托盤
MC9328MX21 Technical Data, Rev. 3.4
54
Freescale Semiconductor
Specifications
Synchronous Internal Clock Operation (SAP Ports)
31
SRXD setup before (Tx) CK falling
23.00
–
21.41
–
ns
32
SRXD hold after (Tx) CK falling
0
–
0
–
ns
Synchronous External Clock Operation (SAP Ports)
33
SRXD setup before (Tx) CK falling
1.20
–
0.88
–
ns
34
SRXD hold after (Tx) CK falling
0
–
0
–
ns
1. All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP/RSCKP = 0) and a non-inverted frame sync
(TFSI/RFSI = 0). If the polarity of the clock and/or the frame sync have been inverted, all the timing remains valid by inverting
the clock signal STCK/SRCK and/or the frame sync STFS/SRFS shown in the tables and in the figures.
Table 35. SSI to SSI1 Ports Timing Parameters
Ref
No.
Parameter
1.8 V
± 0.1 V
3.0 V
± 0.3 V
Unit
Minimum
Maximum
Minimum
Maximum
Internal Clock Operation1 (SSI1 Ports)
1
(Tx/Rx) CK clock period1 9
0.91
–
90.91
–
ns
2
(Tx) CK high to FS (bl) high
-0.68
-0.15
-0.68
-0.15
ns
3
(Rx) CK high to FS (bl) high
-0.96
-0.27
-0.96
-0.27
ns
4
(Tx) CK high to FS (bl) low
-0.68
-0.15
-0.68
-0.15
ns
5
(Rx) CK high to FS (bl) low
-0.96
-0.27
-0.96
-0.27
ns
6
(Tx) CK high to FS (wl) high
-0.68
-0.15
-0.68
-0.15
ns
7
(Rx) CK high to FS (wl) high
-0.96
-0.27
-0.96
-0.27
ns
8
(Tx) CK high to FS (wl) low
-0.68
-0.15
-0.68
-0.15
ns
9
(Rx) CK high to FS (wl) low
-0.96
-0.27
-0.96
-0.27
ns
10
(Tx) CK high to STXD valid from high impedance
-1.68
-0.36
-1.68
-0.36
ns
11a
(Tx) CK high to STXD high
-1.68
-0.36
-1.68
-0.36
ns
11b
(Tx) CK high to STXD low
-1.68
-0.36
-1.68
-0.36
ns
12
(Tx) CK high to STXD high impedance
-1.58
-0.31
-1.58
-0.31
ns
13
SRXD setup time before (Rx) CK low
20.41
–
20.41
–
ns
14
SRXD hold time after (Rx) CK low
0
–
0
–
ns
External Clock Operation (SSI1 Ports)
15
(Tx/Rx) CK clock period1 9
0.91
–
90.91
–
ns
16
(Tx/Rx) CK clock high period
36.36
–
36.36
–
ns
17
(Tx/Rx) CK clock low period
36.36
–
36.36
–
ns
18
(Tx) CK high to FS (bl) high
10.22
17.63
8.82
16.24
ns
19
(Rx) CK high to FS (bl) high
10.79
19.67
9.39
18.28
ns
Table 34. SSI to SAP Ports Timing Parameters (Continued)
Ref
No.
Parameter
1.8 V
± 0.1 V
3.0 V
± 0.3 V
Unit
Minimum
Maximum
Minimum
Maximum
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