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參數(shù)資料
| 型號： | MC9S08DV16CLCR |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 204/414頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 16K FLASH 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | CAN，I²C，LIN，SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 25 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 10x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 帶卷 (TR) |
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Chapter 13 Serial Peripheral Interface (S08SPIV3)
MC9S08DV60 Series Data Sheet, Rev 3
282
Freescale Semiconductor
13.5
Functional Description
An SPI transfer is initiated by checking for the SPI transmit buffer empty ag (SPTEF = 1) and then
writing a byte of data to the SPI data register (SPID) in the master SPI device. When the SPI shift register
is available, this byte of data is moved from the transmit data buffer to the shifter, SPTEF is set to indicate
there is room in the buffer to queue another transmit character if desired, and the SPI serial transfer starts.
During the SPI transfer, data is sampled (read) on the MISO pin at one SPSCK edge and shifted, changing
the bit value on the MOSI pin, one-half SPSCK cycle later. After eight SPSCK cycles, the data that was in
the shift register of the master has been shifted out the MOSI pin to the slave while eight bits of data were
shifted in the MISO pin into the master’s shift register. At the end of this transfer, the received data byte is
moved from the shifter into the receive data buffer and SPRF is set to indicate the data can be read by
reading SPID. If another byte of data is waiting in the transmit buffer at the end of a transfer, it is moved
into the shifter, SPTEF is set, and a new transfer is started.
Normally, SPI data is transferred most signicant bit (MSB) rst. If the least signicant bit rst enable
(LSBFE) bit is set, SPI data is shifted LSB rst.
When the SPI is congured as a slave, its SS pin must be driven low before a transfer starts and SS must
stay low throughout the transfer. If a clock format where CPHA = 0 is selected, SS must be driven to a
logic 1 between successive transfers. If CPHA = 1, SS may remain low between successive transfers. See
Section 13.5.1, “SPI Clock Formats” for more details.
Because the transmitter and receiver are double buffered, a second byte, in addition to the byte currently
being shifted out, can be queued into the transmit data buffer, and a previously received character can be
in the receive data buffer while a new character is being shifted in. The SPTEF ag indicates when the
transmit buffer has room for a new character. The SPRF ag indicates when a received character is
available in the receive data buffer. The received character must be read out of the receive buffer (read
SPID) before the next transfer is nished or a receive overrun error results.
In the case of a receive overrun, the new data is lost because the receive buffer still held the previous
character and was not ready to accept the new data. There is no indication for such an overrun condition
so the application system designer must ensure that previous data has been read from the receive buffer
before a new transfer is initiated.
13.5.1
SPI Clock Formats
To accommodate a wide variety of synchronous serial peripherals from different manufacturers, the SPI
system has a clock polarity (CPOL) bit and a clock phase (CPHA) control bit to select one of four clock
formats for data transfers. CPOL selectively inserts an inverter in series with the clock. CPHA chooses
between two different clock phase relationships between the clock and data.
Figure 13-10 shows the clock formats when CPHA = 1. At the top of the gure, the eight bit times are
shown for reference with bit 1 starting at the rst SPSCK edge and bit 8 ending one-half SPSCK cycle after
the sixteenth SPSCK edge. The MSB rst and LSB rst lines show the order of SPI data bits depending
on the setting in LSBFE. Both variations of SPSCK polarity are shown, but only one of these waveforms
applies for a specic transfer, depending on the value in CPOL. The SAMPLE IN waveform applies to the
MOSI input of a slave or the MISO input of a master. The MOSI waveform applies to the MOSI output
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參數(shù)描述 |
|---|---|
| MC9S08DV16CLF | 功能描述:8位微控制器 -MCU 60K FLASH 4K RAM RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| MC9S08DV16F1CLC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
| MC9S08DV16F1CLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
| MC9S08DV16F1CLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
| MC9S08DV16F1MLC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS08 Microcontrollers |
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