參數(shù)資料
型號： MC9S08DZ16CLF
廠商： Freescale Semiconductor
文件頁數(shù)： 331/416頁
文件大?。?/td> 0K
描述： IC MCU 16K FLASH 1K RAM 48-LQFP
標準包裝： 250
系列： S08
核心處理器： S08
芯體尺寸： 8-位
速度： 40MHz
連通性： CAN，I²C，LIN，SCI，SPI
外圍設(shè)備： LVD，POR，PWM，WDT
輸入/輸出數(shù)： 39
程序存儲器容量： 16KB（16K x 8）
程序存儲器類型： 閃存
EEPROM 大?。?/td> 512 x 8
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-LQFP
包裝： 托盤
配用： EVB9S08DZ60-ND - BOARD EVAL FOR 9S08DZ60
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Appendix B Timer Pulse-Width Modulator (TPMV2)
MC9S08DZ60 Series Data Sheet, Rev. 4
Freescale Semiconductor
397
B.2.4
Timer Channel n Status and Control Register (TPMxCnSC)
TPMxCnSC contains the channel interrupt status ag and control bits that are used to congure the
interrupt enable, channel conguration, and pin function.
76543210
R
CHnF
CHnIE
MSnB
MSnA
ELSnB
ELSnA
00
W
Reset
00000000
= Unimplemented or Reserved
Figure B-7. Timer Channel n Status and Control Register (TPMxCnSC)
Table B-4. TPMxCnSC Register Field Descriptions
Field
Description
7
CHnF
Channel n Flag — When channel n is congured for input capture, this ag bit is set when an active edge occurs
on the channel n pin. When channel n is an output compare or edge-aligned PWM channel, CHnF is set when
the value in the TPM counter registers matches the value in the TPM channel n value registers. This ag is
seldom used with center-aligned PWMs because it is set every time the counter matches the channel value
register, which correspond to both edges of the active duty cycle period.
A corresponding interrupt is requested when CHnF is set and interrupts are enabled (CHnIE = 1). Clear CHnF
by reading TPMxCnSC while CHnF is set and then writing a 0 to CHnF. If another interrupt request occurs before
the clearing sequence is complete, the sequence is reset so CHnF would remain set after the clear sequence
was completed for the earlier CHnF. This is done so a CHnF interrupt request cannot be lost by clearing a
previous CHnF. Reset clears CHnF. Writing a 1 to CHnF has no effect.
0 No input capture or output compare event occurred on channel n
1 Input capture or output compare event occurred on channel n
6
CHnIE
Channel n Interrupt Enable — This read/write bit enables interrupts from channel n. Reset clears CHnIE.
0 Channel n interrupt requests disabled (use software polling)
1 Channel n interrupt requests enabled
5
MSnB
Mode Select B for TPM Channel n — When CPWMS = 0, MSnB = 1 congures TPM channel n for
edge-aligned PWM mode. For a summary of channel mode and setup controls, refer to Table B-5.
4
MSnA
Mode Select A for TPM Channel n — When CPWMS = 0 and MSnB = 0, MSnA congures TPM channel n for
input capture mode or output compare mode. Refer to Table B-5 for a summary of channel mode and setup
controls.
3:2
ELSn[B:A]
Edge/Level Select Bits — Depending on the operating mode for the timer channel as set by
CPWMS:MSnB:MSnA and shown in Table B-5, these bits select the polarity of the input edge that triggers an
input capture event, select the level that will be driven in response to an output compare match, or select the
polarity of the PWM output.
Setting ELSnB:ELSnA to 0:0 congures the related timer pin as a general-purpose I/O pin unrelated to any timer
channel functions. This function is typically used to temporarily disable an input capture channel or to make the
timer pin available as a general-purpose I/O pin when the associated timer channel is set up as a software timer
that does not require the use of a pin.
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參數(shù)描述
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MC9S08DZ16F1M32 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU)
MC9S08DZ16F1M48 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit HCS08 Central Processor Unit (CPU)
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