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參數(shù)資料
| 型號(hào)： | MC9S08RE32CFDE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, QCC48 |
| 封裝： | 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, MO-220VKKD-2, TQFN-48 |
| 文件頁(yè)數(shù)： | 45/234頁(yè) |
| 文件大?。?/td> | 1758K |
| 代理商： | MC9S08RE32CFDE |
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Timer/PWM (TPM)
MC9S08RC/RD/RE/RG Data Sheet, Rev. 1.11
Freescale Semiconductor
139
10.7.1
Timer Status and Control Register (TPM1SC)
TPM1SC contains the overow status ag and control bits that are used to congure the interrupt enable,
TPM conguration, clock source, and prescale divisor. These controls relate to all channels within this
timer module.
76543210
RTOF
TOIE
CPWMS
CLKSB
CLKSA
PS2
PS1
PS0
W
Reset
00000000
= Unimplemented or Reserved
Figure 10-5. Timer Status and Control Register (TPM1SC)
Table 10-1. TPM1SC Register Field Descriptions
Field
Description
7
TOF
Timer Overow Flag — This ag is set when the TPM counter changes to $0000 after reaching the modulo
value programmed in the TPM counter modulo registers. When the TPM is congured for CPWM, TOF is set
after the counter has reached the value in the modulo register, at the transition to the next lower count value.
Clear TOF by reading the TPM status and control register when TOF is set and then writing a 0 to TOF. If another
TPM overow occurs before the clearing sequence is complete, the sequence is reset so TOF would remain set
after the clear sequence was completed for the earlier TOF. Reset clears TOF. Writing a 1 to TOF has no effect.
0 TPM counter has not reached modulo value or overow
1 TPM counter has overowed
6
TOIE
Timer Overow Interrupt Enable — This read/write bit enables TPM overow interrupts. If TOIE is set, an
interrupt is generated when TOF equals 1. Reset clears TOIE.
0 TOF interrupts inhibited (use software polling)
1 TOF interrupts enabled
5
CPWMS
Center-Aligned PWM Select — This read/write bit selects CPWM operating mode. Reset clears this bit so the
TPM operates in up-counting mode for input capture, output compare, and edge-aligned PWM functions. Setting
CPWMS recongures the TPM to operate in up-/down-counting mode for CPWM functions. Reset clears
CPWMS.
0 All TPM1 channels operate as input capture, output compare, or edge-aligned PWM mode as selected by the
MSnB:MSnA control bits in each channel’s status and control register
1 All TPM1 channels operate in center-aligned PWM mode
4:3
CLKS[B:A]
Clock Source Select — As shown in Table 10-2, this 2-bit eld is used to disable the TPM system or select one
of three clock sources to drive the counter prescaler. The external source and the XCLK are synchronized to the
bus clock by an on-chip synchronization circuit.
2:0
PS[2:0]
Prescale Divisor Select — This 3-bit eld selects one of eight divisors for the TPM clock input as shown in
Table 10-3. This prescaler is located after any clock source synchronization or clock source selection, so it affects
whatever clock source is selected to drive the TPM system.
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