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參數(shù)資料
| 型號： | MCF5206AB33A |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 35/449頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU COLDFIRE 33MHZ 160-QFP |
| 標(biāo)準包裝： | 24 |
| 系列： | MCF520x |
| 核心處理器： | Coldfire V2 |
| 芯體尺寸： | 32-位 |
| 速度： | 33MHz |
| 連通性： | I²C，UART/USART |
| 外圍設(shè)備： | POR，WDT |
| 輸入/輸出數(shù)： | 8 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.75 V ~ 5.25 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 160-BQFP |
| 包裝： | 托盤 |
| 配用： | M5206EC3-ND - KIT EVAL FOR MCF5206E W/ETHERNET |
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TABLE OF CONTENTS (Continued)
Paragraph
Page
Number
Title
Number
viii
USERS MANUAL
MOTOROLA
10.2.1
Control Signals ......................................................................... 10-1
10.2.1.1
Row Address Strobes (RAS[0], RAS[1]) ....................... 10-1
10.2.1.2
Column Address Strobes (CAS[0:3])............................. 10-2
10.2.1.3
DRAM Write (DRAMW) ................................................ 10-3
10.2.2
Address Bus ............................................................................. 10-3
10.2.3
Data Bus .................................................................................. 10-4
10.3
DRAM Controller Operation ............................................................... 10-4
10.3.1
Reset Operation ....................................................................... 10-4
10.3.1.1
Master Reset ................................................................ 10-5
10.3.1.2
Normal Reset ................................................................ 10-5
10.3.2
Definition of DRAM Banks ........................................................ 10-5
10.3.2.1
Base Address and Address Masking ............................ 10-5
10.3.2.2
Access Permissions ..................................................... 10-7
10.3.2.3
Timing ........................................................................... 10-8
10.3.2.4
Page Mode ................................................................... 10-8
10.3.2.5
Port Size/Page Size ...................................................... 10-8
10.3.2.6
Address Multiplexing .................................................... 10-8
10.3.3
Normal Mode Operation ......................................................... 10-15
10.3.3.1
NonBurst Transfer In Normal Mode ............................ 10-16
10.3.3.2
Burst Transfer In Normal Mode .................................. 10-18
10.3.4
Fast Page Mode Operation .................................................... 10-20
10.3.4.1
Burst Transfer In Fast Page Mode ............................. 10-21
10.3.4.2
Page Hit Read Transfer In Fast Page Mode .............. 10-23
10.3.4.3
Page Hit Write Transfer in Fast Page Mode ............... 10-25
10.3.4.4
Page Miss Transfer in Fast Page Mode ..................... 10-27
10.3.4.5
Bus Arbitration ............................................................ 10-30
10.3.5
Burst Page Mode Operation ................................................... 10-32
10.3.6
Extended Data-Out (EDO) DRAM Operation ......................... 10-35
10.3.7
Refresh Operation .................................................................. 10-38
10.3.8
External Master Use of the DRAM Controller ........................ 10-40
10.3.8.1
External Master Non-Burst Transfer in Normal Mode
..................................................................................... 10-41
10.3.8.2
External Master Burst Transfer in Normal Mode ........ 10-44
10.3.8.3
External Master Burst Transfer in Burst Page Mode .. 10-47
10.3.8.4
Limitations .................................................................. 10-50
10.4
Programming Model ......................................................................... 10-51
10.4.1
DRAM Controller Registers Memory Map .............................. 10-51
10.4.2
DRAM Controller Registers .................................................... 10-51
10.4.2.1
DRAM Controller Refresh Register (DCRR) ............... 10-51
10.4.2.2
DRAM Controller Timing Register (DCTR) ................. 10-52
10.4.2.3
DRAM Controller Address Reg. (DCAR0 - DCAR1) ... 10-58
10.4.2.4
DRAM Controller Mask Reg. (DCMR0 - DCMR1) ....... 10-59
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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